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課程背景 FPGA系統設計初級和中級班
FPGA系統設計初級班培訓課程主要幫助學(xué)員盡快掌握 CPLD/FPGA 的開(kāi)發(fā)流程和設計方法，以工程實(shí)踐為例，循序漸進(jìn)的學(xué)習FPGA的集成開(kāi)發(fā)環(huán)境，開(kāi)發(fā)流程以及硬件電路設計等知識。每次課程都配有相關(guān)實(shí)戰訓練，每個(gè)實(shí)戰訓練題目都可以在Cyclone(颶風(fēng)系列)的FPGA硬件平臺上進(jìn)行下載驗證。通過(guò)實(shí)戰，學(xué)員可以更好的理解消化課堂知識，工程實(shí)踐水平會(huì )得到迅速提高。
課程目標
培養學(xué)員迅速掌握和使用CPLD/FPGA數字系統開(kāi)發(fā)工具、開(kāi)發(fā)流程，能夠獨立進(jìn)行初步的FPGA系統設計。經(jīng)過(guò)培訓，學(xué)員可以掌握HDL語(yǔ)言的初步開(kāi)發(fā)能力，并且解決FPGA產(chǎn)品開(kāi)發(fā)過(guò)程中的常見(jiàn)問(wèn)題，掌握基于FPGA的嵌入式系統（NIOSII）的設計和調試方法。
培養對象
FPGA系統的軟件和硬件開(kāi)發(fā)工程師；電子類(lèi)專(zhuān)業(yè)的大學(xué)生和研究生；電子產(chǎn)品設計愛(ài)好者。
入學(xué)要求
學(xué)員學(xué)習本課程應具備下列基礎知識：
◆電路系統的基本概念。
班級規模及環(huán)境
為了保證培訓效果，增加互動(dòng)環(huán)節，我們堅持小班授課，每期報名人數限5人，多余人員安排到下一期進(jìn)行。
上課時(shí)間和地點(diǎn)
上課地點(diǎn)：華東師范大學(xué)／銀城大廈（上海市，地鐵3號線(xiàn)或4號線(xiàn)金沙江路站旁）
上課地點(diǎn)：地址：深圳市羅湖區桂園路2號電影大廈A座2205
（地鐵一號線(xiàn)大劇院站D出口旁，桂園路和解放路交叉口,近地王大廈）
熱線(xiàn)：0755-61280252 25912501
傳真：0755-25912501
郵編：518001
信箱:qianru2@hotmail.com
客服QQ:812773398
最近開(kāi)班有周末班/連續班/晚班
學(xué)時(shí)
◆課時(shí)： 共12天,96學(xué)時(shí)
◆外地學(xué)員：代理安排食宿（需提前預定）
☆合格學(xué)員免費頒發(fā)相關(guān)資格證書(shū)，提升您的職業(yè)資質(zhì)
作為最早專(zhuān)注于嵌入式培訓的專(zhuān)業(yè)機構，曙海嵌入式學(xué)院提供的證書(shū)得到本行業(yè)的廣泛認
可，學(xué)員的能力得到大家的認同。
☆合格學(xué)員免費推薦工作
最新優(yōu)惠
◆團體報名優(yōu)惠措施：兩人95折優(yōu)惠，三人或三人以上9折優(yōu)惠
同時(shí)報選《FPGA應用設計高級班》，即享受400元現金優(yōu)惠!
質(zhì)量保障
1、培訓過(guò)程中，如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽(tīng)；
2、培訓結束后免費提供一個(gè)月的技術(shù)支持，充分保證培訓后出效果；
3、培訓合格學(xué)員可享受免費推薦就業(yè)機會(huì )。
課程進(jìn)度安排
課程大綱（本教學(xué)方案有兩種語(yǔ)言版本，如果學(xué)員想學(xué)VHDL語(yǔ)言編程，我們可根據要求調整）
第一階段
第一階段的課程主要幫助學(xué)員了解FPGA系統設計的基礎知識，掌握FPGA最小系統硬件電路設計方法，學(xué)會(huì )操作QuartusII軟件來(lái)完成FPGA的設計和開(kāi)發(fā)。
1.可編程邏輯設計技術(shù)簡(jiǎn)介
2.下一代可編程邏輯設計技術(shù)展望
3.可編程邏輯器件硬件上的四大發(fā)展趨勢
4.EDA軟件設計方法及發(fā)展趨勢
5.FPGA的設計流程
6.FPGA的常用開(kāi)發(fā)工具
7.FPGA的基本結構
8.主流低成本FPGA Cyclone
9.新一代低成本FPGA Cyclone II
10.FPGA芯片的選型策略詳解
11.FPGA關(guān)鍵電路的設計（最小電路設計）：
11.1 FPGA管腳設計
11.2 下載配置與調試接口電路設計
11.3 高速SDRAM存儲器接口電路設計
11.4 異步SRAM（ASRAM）存儲器接口電路設計
11.5 FLASH存儲器接口電路設計
11.6 開(kāi)關(guān)、按鍵與發(fā)光LED電路設計
11.7 VGA接口電路設計
11.8 PS/2鼠標及鍵盤(pán)接口電路設計
11.9 RS-232串口
11.10 字符型液晶顯示器接口電路設計
11.11 USB2.0接口芯片CY7C68013電路設計
11.12 電源電路設計
11.13 復位電路設計
11.14 撥碼開(kāi)關(guān)電路設計
11.15 i2c總線(xiàn)電路設計
11.16 時(shí)鐘電路設計
11.17 圖形液晶電路設計
12.Alter FPGA的結構
12.1 Alter 高密度FPGA-Stratix的結構、內部邏輯單元及接口
12.2 Alter 主流低成本FPGA-Cyclone,Cyclone II 的結構、內部邏輯單元及接口
12.3 Alter FPGA的布線(xiàn)策略
1. 實(shí)戰一：在Altera的FPGA開(kāi)發(fā)板上運行一個(gè)接口實(shí)驗程序-交通燈的設計實(shí)現，如何控制Red,Green,Yellow燈在南北東西各個(gè)方向的交替運作。
訓練課題：“交通燈的設計實(shí)現”
實(shí)驗要點(diǎn)：
1.1 Quartus II工程創(chuàng )建及屬性設置
1.2 Quartus II源文件設計輸入方式
1.3 Quartus II約束設計
1.4 Quartus II工程編譯
1.5 Quartus II功能仿真
1.6 Quartus II時(shí)序仿真
1.7 Quartus II硬件下載
第二階段
熟練掌握硬件描述語(yǔ)言(Verilog HDL)是FPGA工程師的基本要求。通過(guò)本節課程的學(xué)習，學(xué)員可以了解目前最流行的Verilog HDL語(yǔ)言的基本語(yǔ)法，掌握Verilog HDL語(yǔ)言中最常用的基本語(yǔ)法。通過(guò)本節課程學(xué)習，學(xué)員可以設計一些簡(jiǎn)單的FPGA程序，掌握組合邏輯和時(shí)序邏輯電路的設計方法。通過(guò)實(shí)戰訓練，學(xué)員可以對Verilog HDL語(yǔ)言有更深入的理解和認識。
1.Verilog HDL語(yǔ)言簡(jiǎn)介
2.Verilog HDL語(yǔ)言邏輯系統
3.Verilog HDL操作數和操作符
4.Verilog HDL和VHDL語(yǔ)言的對比
5.Verilog HDL循環(huán)語(yǔ)句
6.Verilog HDL程序的基本結構
7.Verilog HDL語(yǔ)言的數據類(lèi)型和運算符
8.Verilog HDL語(yǔ)言的賦值語(yǔ)句和塊語(yǔ)，阻塞和非阻塞賦值語(yǔ)句的區別
9.Verilog HDL語(yǔ)言的條件語(yǔ)句，包括IF語(yǔ)句和CASE語(yǔ)句的典型應用
10.Verilog HDL語(yǔ)言的其他常用語(yǔ)句
11.Verilog HDL語(yǔ)言實(shí)現組合邏輯電路
12.Verilog HDL語(yǔ)言實(shí)現時(shí)序邏輯電路
1. 實(shí)戰訓練二：
訓練課題：“多路選擇器的設計”
實(shí)驗要點(diǎn)：
1.1 Quartus II軟件操作
1.2 組合邏輯電路設計實(shí)現
1.3 IF語(yǔ)句和CASE語(yǔ)句的使用
2. 實(shí)戰訓練三：
訓練課題：“跑馬燈設計實(shí)現”
實(shí)驗要點(diǎn)：
2.1 Quartus II軟件操作
2.2 時(shí)序邏輯電路設計實(shí)現
2.3 分頻原理和實(shí)現方法
3. 實(shí)戰訓練四：
訓練課題：“７段數碼管測試實(shí)驗-以動(dòng)態(tài)掃描方式在８位數碼管“同時(shí)”顯示０-７”
實(shí)驗要點(diǎn)：
3.1 Quartus II軟件操作
3.2 了解如何按一定的頻率輪流向各個(gè)數碼管的COM端送出低電平，同時(shí)送出對應的數據給各段。
3.3 介紹多個(gè)數碼管動(dòng)態(tài)顯示的方法。
第三階段
雖然利用第二階段課程學(xué)到的HDL基本語(yǔ)法可以完成大部分的FPGA功能，但相對復雜的FPGA系統設計中，如果能夠合理的應用Verilog HDL的高級語(yǔ)法結構，可以達到事半功倍的效果。通過(guò)第三天課程的學(xué)習，學(xué)員可以掌握任務(wù)（TASK），函數（FUNCTION）和有限狀態(tài)機（FSM）的設計方法，可以更好的掌握FPGA的設計技術(shù)。此外，本節課程還介紹了QuartusII軟件的兩個(gè)常用的高級工具－SignalTAP和LogicLock，可以提高FPGA設計和調試的效率。
1. TASK和FUNCTION語(yǔ)句的應用場(chǎng)合
2. Verilog HDL高級語(yǔ)法結構－任務(wù)（TASK）
3. Verilog HDL高級語(yǔ)法結構－任務(wù)（FUNCTION）
4. 有限狀態(tài)機(FSM)的設計原理及其代碼風(fēng)格
5. 邏輯綜合的原則以及可綜合的代碼設計風(fēng)格
6. SignalTap II在線(xiàn)邏輯分析儀使用方法
7. Logic Lock邏輯鎖定工具使用技巧
1. 實(shí)戰訓練五：
訓練課題：“典型狀態(tài)機設計實(shí)例”
實(shí)驗要點(diǎn)：
1.1 FSM設計方法
1.2 狀態(tài)機的編碼（Binary、gray-code、one-hot等）
1.3 狀態(tài)機的初始化狀態(tài)和默認狀態(tài)（完整狀態(tài)機設計）
1.4 狀態(tài)機的狀態(tài)定義風(fēng)格
1.5 狀態(tài)機的編寫(xiě)風(fēng)格
2. 實(shí)戰訓練六：
訓練課題：“撥碼開(kāi)關(guān)設計實(shí)驗”
實(shí)驗要點(diǎn)：
2.1 Quartus II原理圖輸入方式
2.2 SignalTap II在線(xiàn)調試
2.3 了解撥碼開(kāi)關(guān)的工作原理及電路設計
3. 實(shí)戰訓練七：
訓練課題：“矩陣鍵盤(pán)設計實(shí)驗”
實(shí)驗要點(diǎn)：
3.1 Quartus II原理圖輸入方式
3.2 了解矩陣鍵盤(pán)的工作原理及電路設計
第四階段
隨著(zhù)FPGA芯片的性能和密度不斷提高, 基于FPGA的SOPC系統正在逐漸成熟并且在很多領(lǐng)域得到了應用。第四階段課程主要給學(xué)員介紹Altera公司基于NIOSII軟核的SoPC系統設計流程和方法。通過(guò)硬件開(kāi)發(fā)板上的SoPC系統設計實(shí)驗，學(xué)員能夠體會(huì )SoPC技術(shù)給系統設計帶來(lái)的靈活性。最后通過(guò)FPGA綜合設計實(shí)驗，學(xué)員完成對四天學(xué)習內容的回顧和總結。
1. 基于FPGA的SOPC系統組成原理和典型方案
2. Altera公司的NIOS II 解決方案
3. 基于NIOS II的硬件系統設計流程
4. 基于NIOS II的軟件系統設計流程
5. 基于NIOS II的軟件系統調試方法
1. 實(shí)戰訓練八：
訓練課題：“存儲器讀寫(xiě)測試”
實(shí)驗要點(diǎn)：
2.1 QuartusII SOPC Builder使用方法
2.2 NIOSII IDE軟件開(kāi)發(fā)流程
2.3 CFI接口FLASH芯片的讀寫(xiě)方法
2.4 NIOSII的CFI接口外設驅動(dòng)調用方法
2. 實(shí)戰訓練九：
訓練課題：“FPGA綜合設計實(shí)驗”
訓練內容： 針對一個(gè)綜合性實(shí)驗題目，學(xué)員獨立完成需求分析，結構設計，代碼設計，仿真驗證和程序下載固化。
實(shí)驗要點(diǎn)：
第五階段
Alter的IP工具
1.IP的概念、Alter的IP
1.1 IP的概念
1.2 Alter可提供的 IP
1.3 Alter IP在設計中的作用
2.使用Alter的基本宏功能
2.定制基本的宏功能
2.1定制基本宏功能
2.2實(shí)現基本宏功能
2.3設計實(shí)例
3.使用Alter的IP核
3.1定制IP核
3.2實(shí)現IP核
3.3設計實(shí)例
第六階段
QUARTUS II 的常用輔助設計工具
1.I/O分配驗證
1.1 I/O分配驗證功能簡(jiǎn)介
1.2 I/O分配驗證流程
1.3 用于I/O分配驗證的輸入
1.4 運行I/O分配驗證
2. 功率分析
2.1Excel-base功率計算器
2.2Simulation-based功率估算
3.RTL閱讀器
3.1RTL閱讀器用戶(hù)界面
3.2原理圖的分頁(yè)和模塊層次的切換
3.3過(guò)濾原理圖
3.4將原理圖中的節點(diǎn)定位到源設計文件
3.5在原理圖中查找節點(diǎn)或網(wǎng)線(xiàn)
3.6使用RTL閱讀器分析設計中的問(wèn)題
4.時(shí)序收斂平面布局規劃器（Time Closure Floorplan）
4.1使用Time Closure Floorplan分析設計
4.2Time Closure Floorplan優(yōu)化設計
5.Chip Editor底層編輯器
5.1Chip Editor功能詳解
5.2使用Chip Editor的設計流程
5.3Chip Editor視圖
5.4資源特性編輯器
5.5 Chip Editor的一般應用
6.工程更改管理(ECO)
6.1 ECO的應用范圍
6.2 ECO的操作流程
6.3 使用Change Manager查看和管理更改
6.4 ECO驗證
7.第三方EDA工具
7.1NativeLink與WYSIWYG
7.2 3種EDA工具的使用流程
7.3 QUARTUS II支持的第三方工具
8.綜合的概念與Synplify/Synplify Pro綜合工具
8.1Synplify Pro用戶(hù)界面
8.2 Synplify Pro綜合流程
8.3 Synplify Pro的其他綜合技巧
第七階段
1.實(shí)戰訓練十：
訓練課題：“數碼管進(jìn)位與刷新綜合設計實(shí)驗”
步驟一、詳細一個(gè)鋪墊性實(shí)驗，通過(guò)它講解數碼管各種進(jìn)位的方法，與進(jìn)位代碼的編寫(xiě)，其中注意：
a.數碼管整體刷新和數碼管動(dòng)態(tài)掃描顯示的區別和聯(lián)系，怎樣編寫(xiě)代碼
b.編程中注意FPGA的精髓：并行運行
c.注意在傳遞數據的過(guò)程中，采用什么方法比較好
步驟二、學(xué)員自己編寫(xiě)一個(gè)數字時(shí)鐘程序
a.訓練學(xué)員舉一反三的能力
b.注意一些特殊用法
步驟三、總結學(xué)員的出錯原因，給出解決方法
2.實(shí)戰訓練十一：
訓練課題：“蜂鳴器怎樣演奏音樂(lè )，怎樣演奏梁祝的曲子”
步驟一、詳細一個(gè)鋪墊性實(shí)驗，通過(guò)它講解怎樣通過(guò)分頻來(lái)實(shí)現音階和音調，其中注意：
a.狀態(tài)機的高級用法
b.怎樣分頻
c.注意在傳遞數據的過(guò)程中，采用什么方法比較好
步驟二、學(xué)員自己編寫(xiě)一個(gè)數字時(shí)鐘程序
a.訓練學(xué)員舉一反三的能力
b.注意一些特殊用法
步驟三、總結學(xué)員的出錯原因，給出解決方法
3.實(shí)戰訓練十二：
1. 內容的回顧與難點(diǎn)消化，解疑答惑
2.編程中舉一反三和融匯貫通訓練
3. FPGA的程序固化方法
第八階段
知識詳解：
1.字符型液晶顯示原理
2.圖形液晶顯示原理
3.彩色液晶顯示原理詳解，TFT 液晶顯示原理詳解
4.UFB、STN、TFT比較
1. 實(shí)戰訓練十二：
訓練課題：1602字符型液晶顯示實(shí)驗
訓練內容： 通過(guò)實(shí)驗充分理解字符型液晶的顯示原理，是怎樣通過(guò)通過(guò)代碼體現的，針對一個(gè)綜合性實(shí)驗題目，學(xué)員獨立完成需求分析，結構設計，代碼設計，仿真。
2. 實(shí)戰訓練十三：
訓練課題：“128x64圖形液晶顯示實(shí)驗”
訓練內容： 通過(guò)實(shí)驗充分理解字圖形液晶的顯示原理，是怎樣通過(guò)通過(guò)代碼體現的針對一個(gè)綜合性實(shí)驗題目，學(xué)員獨立完成需求分析，結構設計，代碼設計，仿真。 |
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發(fā)表于 2009-11-28 10:38:28
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