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（一）、電子系統設計所面臨的挑戰 隨著(zhù)系統設計復雜性和集成度的大規模提高，電子系統設計師們正在從事100MHZ以上的電路設計，總線(xiàn)的工作頻率也已經(jīng)達到或者超過(guò)50MHZ，有的甚至超過(guò)100MHZ。目前約50% 的設計的時(shí)鐘頻率超過(guò)50MHz，將近20% 的設計主頻超過(guò)120MHz。 當系統工作在50MHz時(shí)，將產(chǎn)生傳輸線(xiàn)效應和信號的完整性問(wèn)題；而當系統時(shí)鐘達到120MHz時(shí)，除非使用高速電路設計知識，否則基于傳統方法設計的PCB將無(wú)法工作。因此，高速電路設計技術(shù)已經(jīng)成為電子系統設計師必須采取的設計手段。只有通過(guò)使用高速電路設計師的設計技術(shù)，才能實(shí)現設計過(guò)程的可控性。 （二）、什么是高速電路 通常認為如果數字邏輯電路的頻率達到或者超過(guò)45MHZ"50MHZ，而且工作在這個(gè)頻率之上的電路已經(jīng)占到了整個(gè)電子系統一定的份量（比如說(shuō)１／３），就稱(chēng)為高速電路。 實(shí)際上，信號邊沿的諧波頻率比信號本身的頻率高，是信號快速變化的上升沿與下降沿（或稱(chēng)信號的跳變）引發(fā)了信號傳輸的非預期結果。因此，通常約定如果線(xiàn)傳播延時(shí)大于1/2數字信號驅動(dòng)端的上升時(shí)間，則認為此類(lèi)信號是高速信號并產(chǎn)生傳輸線(xiàn)效應。 信號的傳遞發(fā)生在信號狀態(tài)改變的瞬間，如上升或下降時(shí)間。信號從驅動(dòng)端到接收端經(jīng)過(guò)一段固定的時(shí)間，如果傳輸時(shí)間小于1/2的上升或下降時(shí)間，那么來(lái)自接收端的反射信號將在信號改變狀態(tài)之前到達驅動(dòng)端。反之，反射信號將在信號改變狀態(tài)之后到達驅動(dòng)端。如果反射信號很強，疊加的波形就有可能會(huì )改變邏輯狀態(tài)。 （三）、高速信號的確定 上面我們定義了傳輸線(xiàn)效應發(fā)生的前提條件，但是如何得知線(xiàn)延時(shí)是否大于1/2驅動(dòng)端的信號上升時(shí)間？ 一般地，信號上升時(shí)間的典型值可通過(guò)器件手冊給出，而信號的傳播時(shí)間在PCB設計中由實(shí)際布線(xiàn)長(cháng)度決定。下圖為信號上升時(shí)間和允許的布線(xiàn)長(cháng)度(延時(shí))的對應關(guān)系�！� PCB 板上每單位英寸的延時(shí)為 0.167ns.。但是，如果過(guò)孔多，器件管腳多，網(wǎng)線(xiàn)上設置的約束多，延時(shí)將增大。通常高速邏輯器件的信號上升時(shí)間大約為0.2ns。如果板上有GaAs芯片，則最大布線(xiàn)長(cháng)度為7.62mm。 設Tr 為信號上升時(shí)間， Tpd 為信號線(xiàn)傳播延時(shí)。如果Tr≥4Tpd，信號落在安全區域。如果2Tpd≥Tr≥4Tpd，信號落在不確定區域。如果Tr≤2Tpd，信號落在問(wèn)題區域。對于落在不確定區域及問(wèn)題區域的信號，應該使用高速布線(xiàn)方法。 （四）、什么是傳輸線(xiàn) PCB板上的走線(xiàn)可等效為下圖所示的串聯(lián)和并聯(lián)的電容、電阻和電感結構。串聯(lián)電阻的典型值0.25-0.55 ohms/foot，因為絕緣層的緣故，并聯(lián)電阻阻值通常很高。將寄生電阻、電容和電感加到實(shí)際的PCB連線(xiàn)中之后，連線(xiàn)上的最終阻抗稱(chēng)為特征阻抗Zo。線(xiàn)徑越寬，距電源/地越近，或隔離層的介電常數越高，特征阻抗就越小。如果傳輸線(xiàn)和接收端的阻抗不匹配，那么輸出的電流信號和信號最終的穩定狀態(tài)將不同，這就引起信號在接收端產(chǎn)生反射，這個(gè)反射信號將傳回信號發(fā)射端并再次反射回來(lái)。隨著(zhù)能量的減弱反射信號的幅度將減小，直到信號的電壓和電流達到穩定。這種效應被稱(chēng)為振蕩，信號的振蕩在信號的上升沿和下降沿經(jīng)�？梢钥吹�。 （五）、傳輸線(xiàn)效應 基于上述定義的傳輸線(xiàn)模型，歸納起來(lái)，傳輸線(xiàn)會(huì )對整個(gè)電路設計帶來(lái)以下效應。 · 反射信號Reflected signals · 延時(shí)和時(shí)序錯誤Delay & Timing errors · 多次跨越邏輯電平門(mén)限錯誤False Switching · 過(guò)沖與下沖Overshoot/Undershoot · 串擾Induced Noise (or crosstalk) · 電磁輻射EMI radiation 5.1 反射信號 如果一根走線(xiàn)沒(méi)有被正確終結(終端匹配)，那么來(lái)自于驅動(dòng)端的信號脈沖在接收端被反射，從而引發(fā)不預期效應，使信號輪廓失真。當失真變形非常顯著(zhù)時(shí)可導致多種錯誤，引起設計失敗。同時(shí)，失真變形的信號對噪聲的敏感性增加了，也會(huì )引起設計失敗。如果上述情況沒(méi)有被足夠考慮，EMI將顯著(zhù)增加，這就不單單影響自身設計結果，還會(huì )造成整個(gè)系統的失敗。 反射信號產(chǎn)生的主要原因：過(guò)長(cháng)的走線(xiàn)；未被匹配終結的傳輸線(xiàn)，過(guò)量電容或電感以及阻抗失配。 5.2 延時(shí)和時(shí)序錯誤 信號延時(shí)和時(shí)序錯誤表現為：信號在邏輯電平的高與低門(mén)限之間變化時(shí)保持一段時(shí)間信號不跳變。過(guò)多的信號延時(shí)可能導致時(shí)序錯誤和器件功能的混亂。 通常在有多個(gè)接收端時(shí)會(huì )出現問(wèn)題。電路設計師必須確定最壞情況下的時(shí)間延時(shí)以確保設計的正確性。信號延時(shí)產(chǎn)生的原因：驅動(dòng)過(guò)載，走線(xiàn)過(guò)長(cháng)。 5.3 多次跨越邏輯電平門(mén)限錯誤 信號在跳變的過(guò)程中可能多次跨越邏輯電平門(mén)限從而導致這一類(lèi)型的錯誤。多次跨越邏輯電平門(mén)限錯誤是信號振蕩的一種特殊的形式，即信號的振蕩發(fā)生在邏輯電平門(mén)限附近，多次跨越邏輯電平門(mén)限會(huì )導致邏輯功能紊亂。反射信號產(chǎn)生的原因：過(guò)長(cháng)的走線(xiàn)，未被終結的傳輸線(xiàn)，過(guò)量電容或電感以及阻抗失配。 5.4 過(guò)沖與下沖 過(guò)沖與下沖來(lái)源于走線(xiàn)過(guò)長(cháng)或者信號變化太快兩方面的原因。雖然大多數元件接收端有輸入保護二極管保護，但有時(shí)這些過(guò)沖電平會(huì )遠遠超過(guò)元件電源電壓范圍，損壞元器件。 5.5 串擾 串擾表現為在一根信號線(xiàn)上有信號通過(guò)時(shí)，在PCB板上與之相鄰的信號線(xiàn)上就會(huì )感應出相關(guān)的信號，我們稱(chēng)之為串擾。 信號線(xiàn)距離地線(xiàn)越近，線(xiàn)間距越大，產(chǎn)生的串擾信號越小。異步信號和時(shí)鐘信號更容易產(chǎn)生串擾。因此解串擾的方法是移開(kāi)發(fā)生串擾的信號或屏蔽被嚴重干擾的信號。 5.6 電磁輻射 EMI(Electro-Magnetic Interference)即電磁干擾，產(chǎn)生的問(wèn)題包含過(guò)量的電磁輻射及對電磁輻射的敏感性?xún)煞矫�。EMI表現為當數字系統加電運行時(shí)，會(huì )對周?chē)h(huán)境輻射電磁波，從而干擾周?chē)h(huán)境中電子設備的正常工作。它產(chǎn)生的主要原因是電路工作頻率太高以及布局布線(xiàn)不合理。目前已有進(jìn)行 EMI仿真的軟件工具，但EMI仿真器都很昂貴，仿真參數和邊界條件設置又很困難，這將直接影響仿真結果的準確性和實(shí)用性。最通常的做法是將控制EMI的各項設計規則應用在設計的每一環(huán)節，實(shí)現在設計各環(huán)節上的規則驅動(dòng)和控制。 （六）、避免傳輸線(xiàn)效應的方法 針對上述傳輸線(xiàn)問(wèn)題所引入的影響，我們從以下幾方面談?wù)効刂七@些影響的方法。 6.1 嚴格控制關(guān)鍵網(wǎng)線(xiàn)的走線(xiàn)長(cháng)度 如果設計中有高速跳變的邊沿，就必須考慮到在PCB板上存在傳輸線(xiàn)效應的問(wèn)題�，F在普遍使用的很高時(shí)鐘頻率的快速集成電路芯片更是存在這樣的問(wèn)題。解決這個(gè)問(wèn)題有一些基本原則：如果采用CMOS或TTL電路進(jìn)行設計，工作頻率小于10MHz，布線(xiàn)長(cháng)度應不大于7英寸。工作頻率在50MHz布線(xiàn)長(cháng)度應不大于1.5英寸。如果工作頻率達到或超過(guò)75MHz布線(xiàn)長(cháng)度應在1英寸。對于GaAs芯片最大的布線(xiàn)長(cháng)度應為0.3英寸。如果超過(guò)這個(gè)標準，就存在傳輸線(xiàn)的問(wèn)題。 6.2 合理規劃走線(xiàn)的拓撲結構 解決傳輸線(xiàn)效應的另一個(gè)方法是選擇正確的布線(xiàn)路徑和終端拓撲結構。走線(xiàn)的拓撲結構是指一根網(wǎng)線(xiàn)的布線(xiàn)順序及布線(xiàn)結構。當使用高速邏輯器件時(shí)，除非走線(xiàn)分支長(cháng)度保持很短，否則邊沿快速變化的信號將被信號主干走線(xiàn)上的分支走線(xiàn)所扭曲。通常情形下，PCB走線(xiàn)采用兩種基本拓撲結構，即菊花鏈(Daisy Chain)布線(xiàn)和星形(Star)分布。 對于菊花鏈布線(xiàn)，布線(xiàn)從驅動(dòng)端開(kāi)始，依次到達各接收端。如果使用串聯(lián)電阻來(lái)改變信號特性，串聯(lián)電阻的位置應該緊靠驅動(dòng)端。在控制走線(xiàn)的高次諧波干擾方面，菊花鏈走線(xiàn)效果最好。但這種走線(xiàn)方式布通率最低，不容易100%布通。實(shí)際設計中，我們是使菊花鏈布線(xiàn)中分支長(cháng)度盡可能短，安全的長(cháng)度值應該是：Stub Delay ＜= Trt *0.1. 例如，高速TTL電路中的分支端長(cháng)度應小于1.5英寸。這種拓撲結構占用的布線(xiàn)空間較小并可用單一電阻匹配終結。但是這種走線(xiàn)結構使得在不同的信號接收端信號的接收是不同步的。 星形拓撲結構可以有效的避免時(shí)鐘信號的不同步問(wèn)題，但在密度很高的PCB板上手工完成布線(xiàn)十分困難。采用自動(dòng)布線(xiàn)器是完成星型布線(xiàn)的最好的方法。每條分支上都需要終端電阻。終端電阻的阻值應和連線(xiàn)的特征阻抗相匹配。這可通過(guò)手工計算，也可通過(guò)CAD工具計算出特征阻抗值和終端匹配電阻值�！� 在上面的兩個(gè)例子中使用了簡(jiǎn)單的終端電阻，實(shí)際中可選擇使用更復雜的匹配終端。第一種選擇是RC匹配終端。RC匹配終端可以減少功率消耗，但只能使用于信號工作比較穩定的情況。這種方式最適合于對時(shí)鐘線(xiàn)信號進(jìn)行匹配處理。其缺點(diǎn)是RC匹配終端中的電容可能影響信號的形狀和傳播速度。 串聯(lián)電阻匹配終端不會(huì )產(chǎn)生額外的功率消耗，但會(huì )減慢信號的傳輸。這種方式用于時(shí)間延遲影響不大的總線(xiàn)驅動(dòng)電路。串聯(lián)電阻匹配終端的優(yōu)勢還在于可以減少板上器件的使用數量和連線(xiàn)密度。 最后一種方式為分離匹配終端，這種方式匹配元件需要放置在接收端附近。其優(yōu)點(diǎn)是不會(huì )拉低信號，并且可以很好的避免噪聲。典型的用于TTL輸入信號(ACT, HCT, FAST)。 此外，對于終端匹配電阻的封裝型式和安裝型式也必須考慮。通常SMD表面貼裝電阻比通孔元件具有較低的電感，所以SMD封裝元件成為首選。如果選擇普通直插電阻也有兩種安裝方式可選：垂直方式和水平方式。 垂直安裝方式中電阻的一條安裝管腳很短，可以減少電阻和電路板間的熱阻，使電阻的熱量更加容易散發(fā)到空氣中。但較長(cháng)的垂直安裝會(huì )增加電阻的電感。水平安裝方式因安裝較低有更低的電感。但過(guò)熱的電阻會(huì )出現漂移，在最壞的情況下電阻成為開(kāi)路，造成PCB走線(xiàn)終結匹配失效，成為潛在的失敗因素。 6.3 抑止電磁干擾的方法 很好地解決信號完整性問(wèn)題將改善PCB板的電磁兼容性(EMC)。其中非常重要的是保證PCB板有很好的接地。對復雜的設計采用一個(gè)信號層配一個(gè)地線(xiàn)層是十分有效的方法。此外，使電路板的最外層信號的密度最小也是減少電磁輻射的好方法，這種方法可采用"表面積層"技術(shù)"Build-up"設計制做PCB來(lái)實(shí)現。表面積層通過(guò)在普通工藝 PCB 上增加薄絕緣層和用于貫穿這些層的微孔的組合來(lái)實(shí)現 ，電阻和電容可埋在表層下，單位面積上的走線(xiàn)密度會(huì )增加近一倍，因而可降低 PCB的體積。PCB 面積的縮小對走線(xiàn)的拓撲結構有巨大的影響，這意味著(zhù)縮小的電流回路，縮小的分支走線(xiàn)長(cháng)度，而電磁輻射近似正比于電流回路的面積；同時(shí)小體積特征意味著(zhù)高密度引腳封裝器件可以被使用，這又使得連線(xiàn)長(cháng)度下降，從而電流回路減小，提高電磁兼容特性。 6.4 其它可采用技術(shù) 為減小集成電路芯片電源上的電壓瞬時(shí)過(guò)沖，應該為集成電路芯片添加去耦電容。這可以有效去除電源上的毛刺的影響并減少在印制板上的電源環(huán)路的輻射。 當去耦電容直接連接在集成電路的電源管腿上而不是連接在電源層上時(shí)，其平滑毛刺的效果最好。這就是為什么有一些器件插座上帶有去耦電容，而有的器件要求去耦電容距器件的距離要足夠的小。 任何高速和高功耗的器件應盡量放置在一起以減少電源電壓瞬時(shí)過(guò)沖。 如果沒(méi)有電源層，那么長(cháng)的電源連線(xiàn)會(huì )在信號和回路間形成環(huán)路，成為輻射源和易感應電路。 走線(xiàn)構成一個(gè)不穿過(guò)同一網(wǎng)線(xiàn)或其它走線(xiàn)的環(huán)路的情況稱(chēng)為開(kāi)環(huán)。如果環(huán)路穿過(guò)同一網(wǎng)線(xiàn)其它走線(xiàn)則構成閉環(huán)。兩種情況都會(huì )形成天線(xiàn)效應(線(xiàn)天線(xiàn)和環(huán)形天線(xiàn))。天線(xiàn)對外產(chǎn)生EMI輻射，同時(shí)自身也是敏感電路。閉環(huán)是一個(gè)必須考慮的問(wèn)題，因為它產(chǎn)生的輻射與閉環(huán)面積近似成正比。 結束語(yǔ) 高速電路設計是一個(gè)非常復雜的設計過(guò)程，ZUKEN公司的高速電路布線(xiàn)算法(Route Editor)和EMC/EMI分析軟件(INCASES,Hot-Stage)應用于分析和發(fā)現問(wèn)題。本文所闡述的方法就是專(zhuān)門(mén)針對解決這些高速電路設計問(wèn)題的。此外，在進(jìn)行高速電路設計時(shí)有多個(gè)因素需要加以考慮，這些因素有時(shí)互相對立。如高速器件布局時(shí)位置靠近，雖可以減少延時(shí)，但可能產(chǎn)生串擾和顯著(zhù)的熱效應。因此在設計中，需權衡各因素，做出全面的折衷考慮；既滿(mǎn)足設計要求，又降低設計復雜度。高速PCB設計手段的采用構成了設計過(guò)程的可控性，只有可控的，才是可靠的，也才能是成功的！ |
