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首先 選擇一門(mén) 硬件描述語(yǔ)言，初學(xué)者建議verilog，網(wǎng)上教程一堆，入門(mén)級的有夏老師的《Verilog HDL從算法設計到硬件邏輯的實(shí)現》，王老師的《Verilog_HDL程序設計教程》，還有這里建議一開(kāi)始就要保持比較好的寫(xiě)代碼習慣，這對以后可以省下一堆不必要的麻煩…… 其次選擇一家主要公司的產(chǎn)品和開(kāi)發(fā)整套工具，建議altera的，相對xilinx ISE來(lái)說(shuō)altera的Quartus比較容易上手，nois2也比edk 容易上手，資料也比edk多的多…… 仿真工具，modesim是沒(méi)得說(shuō)的，如果有開(kāi)發(fā)版的話(huà)使用在線(xiàn)邏輯分析儀效果更好點(diǎn)！想買(mǎi)開(kāi)發(fā)版的話(huà)，建議買(mǎi)那些資料比較全的，300-500左右的就很不錯了，淘寶上有一堆！當然手頭上沒(méi)有那么寬裕的，對于初學(xué)者來(lái)講，寫(xiě)代碼，做仿真也完全可以了！最后，就是有計劃的，不怕苦的練啊寫(xiě)啊…… 本人愚見(jiàn)，菜鳥(niǎo)一個(gè)，高手勿噴…… |
| 了解，不噴 |
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確實(shí)分析得比較。。。。。。。 不過(guò)，精神鼓勵。。。。 |
| 用時(shí)間堆出來(lái) |
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不對。 學(xué)習FPGA設計主要就是學(xué)習規范的寫(xiě)狀態(tài)機，寫(xiě)出的狀態(tài)機要沒(méi)有時(shí)序問(wèn)題，時(shí)序邏輯、組合邏輯分開(kāi)，3段式狀態(tài)機，這個(gè)是基礎，其他那些書(shū)上的東西都是瞎扯，好多都根本用不上，會(huì )狀態(tài)機后什么都好說(shuō)了，就是個(gè)壘代碼的過(guò)程了。希望沒(méi)入門(mén)或剛入門(mén)的好好讀我這段話(huà)，日后就明白了。 |
