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楷登電子（美國 Cadence 公司）今日宣布，其面向 TSMC N7、N6 和 N5 工藝技術(shù) PCI Express（PCIe）5.0 規范的 PHY 和控制器 IP 在 4 月舉行的業(yè)界首次 PCIe 5.0 規范合規認證活動(dòng)中通過(guò)了 PCI-SIG 的認證測試。Cadence 解決方案經(jīng)過(guò)充分測試，符合 PCIe 5.0 技術(shù)的 32GT/s 全速要求。該合規計劃為設計者提供測試程序，用以評估系統級芯片（SoC）設計的 PCIe 5.0 接口是否會(huì )按預期運行。 面向 PCIe 5.0 技術(shù)的 Cadence IP 包括 PHY、配套控制器和驗證 IP（VIP），主要用于高帶寬超大規模計算、網(wǎng)絡(luò )和存儲應用的系統級芯片設計。利用 Cadence 針對 PCIe 5.0 架構的 PHY 和控制器子系統，客戶(hù)可以設計出功耗極低的系統級芯片，并加快產(chǎn)品上市速度。 “我們很高興看到 Cadence 面向 TSMC 先進(jìn)工藝的全系列 IP 產(chǎn)品實(shí)現 PCIe 5.0 協(xié)議合規性�！盩SMC 設計基礎設施管理部副總裁 Suk Lee 表示，“我們與 Cadence 的持續密切合作將幫助雙方客戶(hù)滿(mǎn)足嚴格的功耗和性能要求，并借助基于 TSMC 先進(jìn)技術(shù)帶來(lái)的領(lǐng)先設計解決方案來(lái)加速芯片創(chuàng )新�！� “憑借經(jīng)過(guò)客戶(hù)驗證的最低功耗，符合 PCIe 5.0 規范的 Cadence PHY 和控制器 IP 使客戶(hù)能夠開(kāi)發(fā)出極其節能的系統級芯片�！盋adence 公司全球副總裁兼 IP 部總經(jīng)理 Sanjive Agarwala 表示，“通過(guò)我們的多通道片上子系統解決方案，我們的客戶(hù)可以看到在與其目標應用相匹配的外形尺寸中實(shí)現了 IP 合規性�！� “面向 PCIe 5.0 規范的 Cadence PHY 和控制器測試芯片在 Xgig 訓練器和分析儀平臺上進(jìn)行的合規性測試中表現出色，與之前進(jìn)行的測試結果一致�！盫IAVI Solutions 實(shí)驗室和產(chǎn)品業(yè)務(wù)部高級副總裁兼總經(jīng)理 Tom Fawcett 表示，“Cadence 在高帶寬超大規模 SoC IP 方面處于領(lǐng)先地位，他們在 PCI-SIG 合規活動(dòng)中的成功記錄表明他們對其解決方案和整個(gè)技術(shù)的持續信心�！� “英特爾致力于通過(guò)開(kāi)放的 PCI Express 標準進(jìn)行全行業(yè)創(chuàng )新和嚴格的兼容性測試�！庇⑻貭柟炯夹g(shù)計劃總監 Jim Pappas 表示，“Cadence 最新的 PHY 和控制器 IP 展示了他們對 PCIe 5.0 性能和與我們第 12 代英特爾酷睿和第 4 代英特爾至強可擴展平臺互操作性的承諾�！� “作為 PCI-SIG 的長(cháng)期成員，Cadence 為 PCIe 技術(shù)的發(fā)展作出了很大的貢獻�！盤(pán)CI-SIG 主席 Al Yanes 表示，“Cadence 積極參與該合規計劃，幫助推動(dòng) PCIe 架構的不斷普及�！� 面向 PCIe 5.0 架構的 Cadence IP 支持 Cadence 的智能系統設計（Intelligent System Design™）策略，助力實(shí)現卓越的先進(jìn)節點(diǎn)系統級芯片設計。面向 TSMC N7、N6 和 N5 工藝技術(shù)的 PCIe 5.0 設計套件現已可供授權和交付。面向 TSMC 先進(jìn)工藝的 Cadence 全系列設計 IP 解決方案還包括 112G、56G、裸片到裸片（D2D）以及先進(jìn)存儲器 IP 解決方案。 進(jìn)一步了解面向 PCIe 5.0 技術(shù)的 Cadence IP，請訪(fǎng)問(wèn) www.cadence.com/go/pcie5pr。關(guān)于 Cadence PCIe IP 產(chǎn)品的更多信息，請訪(fǎng)問(wèn) www.cadence.com/go/pcieresources。 |
