探究電阻布局對端接效果的影響

發(fā)布時(shí)間:2023-2-27 18:05    發(fā)布者:edadoc2003
關(guān)鍵詞: PCB
作者:一博科技高速先生成員  孫小兵
端接就是人為加入電阻來(lái)改善信號由于鏈路阻抗突變帶來(lái)的反射問(wèn)題的一種方式,并且引入成本也較低,在很多場(chǎng)合都有運用。但是端接電阻擺放位置一直困惑大家,或許大家只知道串聯(lián)電阻需要靠近發(fā)送端擺放,并聯(lián)電阻需要靠近接收端擺放,但不知道怎么衡量能夠接受的距離是多少。在實(shí)際單板設計中由于芯片周邊空間有限,往往可能需要從BGA中引出較長(cháng)的一段走線(xiàn)再接上端接電阻,而這段較長(cháng)走線(xiàn)可能會(huì )影響端接效果。下面我們就分別探討串聯(lián)電阻和并聯(lián)電阻到芯片端走線(xiàn)距離對端接效果的影響。
實(shí)際運用場(chǎng)合中串阻鏈路模型如圖所示。串阻和驅動(dòng)器之間存在一段較長(cháng)的走線(xiàn),這段樁線(xiàn)的長(cháng)度會(huì )直接影響端接效果。如果串阻距離發(fā)送器較遠,樁線(xiàn)較長(cháng),串阻就可能沒(méi)有端接效果。下面我們探究一下這段樁線(xiàn)的長(cháng)度Lstub對端接效果的影響。
下圖是串阻前面樁線(xiàn)長(cháng)度延時(shí)TD0分別為1Tr、Tr/2、Tr/5時(shí)在末端接收信號的反射振幅情況。當樁線(xiàn)延時(shí)達到上升時(shí)間的一半時(shí),信號反射振幅會(huì )達到最大,樁線(xiàn)越短,反射振幅就越小。
上面是當信號上升時(shí)間一定,前面樁線(xiàn)長(cháng)度變化時(shí)對串聯(lián)端接效果的影響。那么當樁線(xiàn)長(cháng)度一定時(shí),改變信號上升時(shí)間對端接效果有沒(méi)有影響呢?下面我們又來(lái)探究信號上升時(shí)間Tr分別是樁線(xiàn)時(shí)延TD0、3*TD0、5*TD0時(shí)末端接收信號的反射振幅情況。反射幅度隨著(zhù)信號上升時(shí)間的增加而逐漸減小。
根據以上結果分析可知,信號上升時(shí)間和串阻到芯片走線(xiàn)距離的關(guān)系會(huì )影響串聯(lián)端接效果。在設計中建議樁線(xiàn)的延時(shí)應該不超過(guò)六分之一的信號上升時(shí)間,即TDstub≤Tr/6,這樣接收端的噪聲基本能夠控制在10%以?xún)。例如信號上升時(shí)間為300ps,樁線(xiàn)的延時(shí)應當要小于50ps,即樁線(xiàn)的長(cháng)度不超過(guò)300mil基本不會(huì )出現問(wèn)題。
接下來(lái)我們探討并聯(lián)端接鏈路中電阻到末端距離對信號的影響。在理想情況下電阻最好放在接收器之后,仿真鏈路模型如下。傳輸線(xiàn)先連接到接收端,然后再引一段“尾巴”走線(xiàn)到端接電阻,端接電阻尾線(xiàn)阻抗與并聯(lián)電阻值保持一致。這樣信號先到接收端,然后再到端接電阻。這種狀態(tài)下端接電阻的尾線(xiàn)長(cháng)度Ltail對信號質(zhì)量影響非常小。下面也驗證了端接尾線(xiàn)傳輸延時(shí)分別是Tr和Tr/10兩種情況下接收端的信號波形狀態(tài)。
可以看到兩個(gè)信號波形幾乎完全重合,信號質(zhì)量非常良好。由此分析可知,端接電阻尾線(xiàn)長(cháng)度對端接效果幾乎沒(méi)有影響。

在實(shí)際項目設計中,端接不可能完全都從信號接收端接出來(lái),總會(huì )在端接電阻分支點(diǎn)和接收端之間存在一段長(cháng)度的走線(xiàn),如下圖鏈路模型。這段樁線(xiàn)的長(cháng)度Lstub會(huì )影響信號接收質(zhì)量,若樁線(xiàn)過(guò)長(cháng)將削弱端接效果。
下圖顯示的是接收端前面樁線(xiàn)長(cháng)度分別為T(mén)r、Tr/2、Tr/5情況下接收端信號波形狀態(tài)?梢钥闯霎敇毒(xiàn)長(cháng)度越短,端接效果就越好。建議端接電阻前面樁線(xiàn)延時(shí)小于Tr/6。
當采用端接來(lái)改善信號反射時(shí),串聯(lián)阻應盡可能靠近發(fā)送端放置,建議芯片輸出到串阻的走線(xiàn)延時(shí)小于六分之一的信號上升時(shí)間;并聯(lián)電阻應盡可能靠近接收端放置,端接電阻支路尾線(xiàn)長(cháng)度對端接效果影響較小,建議端接電阻分支點(diǎn)到接收端的走線(xiàn)延時(shí)小于六分之一的信號上升時(shí)間。這或許也是為什么到DDR5后地址線(xiàn)的末端端接也改成了ODT的形式。

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