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來(lái)源：TechWeb 楷登電子（美國 Cadence 公司）近日宣布，Cadence 數字和定制/模擬設計流程已通過(guò)臺積電（TSMC）N3E 和 N2 先進(jìn)工藝的設計規則手冊（DRM）認證。兩家公司還發(fā)布了相應的 N3E 和 N2 制程設計套件（PDK），以加快在上述節點(diǎn)的移動(dòng)、人工智能和超大規模計算的 IC 設計創(chuàng )新�？蛻�(hù)已開(kāi)始積極使用這些新的工藝節點(diǎn)和經(jīng)過(guò)認證的 Cadence® 流程來(lái)實(shí)現功率、性能和面積（PPA）目標，簡(jiǎn)化模擬遷移過(guò)程，并縮短上市時(shí)間。 Cadence 和 TSMC 緊密合作，確保其完整的 RTL-to-GDS 流程符合 TSMC 的 N3E 和 N2 節點(diǎn)要求，其中包括 Innovus™ Implementation System、Quantus™ Extraction Solution 和 Quantus Field Solver、Tempus™ Timing Signoff Solution 和 ECO Option、Pegasus™ Verification System、Liberate™ Characterization Portfolio、Voltus™ IC Power Integrity Solution 以及 Voltus-Fi Custom Power Integrity Solution。Genus™ Synthesis Solution 結合預測性質(zhì)的 iSpatial 技術(shù)也支持最新的 N3E 和 N2 技術(shù)。 完整的 Cadence 數字實(shí)現和簽核流程支持一系列新的設計特征，包括為了在 N3E 節點(diǎn)上實(shí)現最佳 PPA 結果，從綜合到簽核工程變更命令（ECO）都可以使用原生的混合單元行優(yōu)化技術(shù)；以及對單元引腳對齊和連接的支持。該流程可供客戶(hù)快速采用，以便他們體驗最新的 TSMC N3E 和 N2 工藝技術(shù)所帶來(lái)的優(yōu)勢。 Cadence Virtuoso® Studio，包括 Virtuoso Schematic Editor、Virtuoso ADE Suite 和 Virtuoso Layout Suite，以及 Spectre® Simulation Platform，包括 Spectre X Simulator、Spectre Accelerated Parallel Simulator (APS)、Spectre eXtensive Partitioning Simulator (XPS) 和 Spectre RF Option，這些產(chǎn)品在管理工藝角仿真、統計分析、設計中心化和電路優(yōu)化上均做了改進(jìn)。最新的 Virtuoso ADE Suite 架構能夠在現代計算集群或公有云/私有云中并行運行多達數千個(gè)仿真點(diǎn)，從而幫助用戶(hù)優(yōu)化設計。 Virtuoso Layout Suite 包含多項創(chuàng )新，旨在提供更高效的 IC layout，以提供更好的性能和擴展性；基于網(wǎng)格的結構化器件擺放方法，在布局、布線(xiàn)、填充和 dummy 的插入上具有互動(dòng)式的助理功能；一個(gè)新的器件級自動(dòng)布線(xiàn)工具，旨在解決先進(jìn)制程節點(diǎn)上的挑戰；在 TSMC 先進(jìn)制程節點(diǎn)上跨節點(diǎn)移植定制設計和 layout，具有增強的模擬遷移和 layout 重用功能；集成的寄生參數提取和 EM-IR 檢查；以及結合 Pegasus Verification Solution，進(jìn)行集成式簽核級別的物理驗證能力。 |
