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Cadence Encounter數字實(shí)現系統與Cadence光刻物理分析器可降低風(fēng)險并縮短設計周期 Cadence設計系統公司宣布，設計服務(wù)公司創(chuàng )意電子（GUC）使用Cadence Encounter數字實(shí)現系統（EDI）和Cadence光刻物理分析器成功完成20納米系統級芯片（SoC）測試芯片流片。雙方工程師通過(guò)緊密合作，運用Cadence解決方案克服實(shí)施和可制造性設計（DFM）驗證挑戰，并最終完成設計。 在開(kāi)發(fā)過(guò)程中，創(chuàng )意電子使用Cadence Encounter解決方案用于支持20納米布局布線(xiàn)流程所有的復雜步驟，包括雙圖形庫的制備、布局、時(shí)鐘樹(shù)綜合、保持固定、布線(xiàn)和布線(xiàn)后優(yōu)化。創(chuàng )意公司還使用Cadence Litho Physical Analyzer （ 光刻物理分析器）用于DFM驗證，將20納米工藝變化的不確定性變成可預見(jiàn)影響從而有助于縮短設計周期。 “我們選擇Cadence作為這項開(kāi)發(fā)的合作伙伴是由于Cadence在高級節點(diǎn)方面具有被證實(shí)的經(jīng)驗，” 創(chuàng )意電子設計方法部總監曾凱文先生表示�！芭_積電工藝20納米SoC測試芯片的成功流片是雙方緊密合作和Cadence Encounter與DFM解決方案高性能表現的直接成果�！� “隨著(zhù)客戶(hù)轉向20納米，他們正面臨新的挑戰，例如雙成形和工藝變化等都大大增加了風(fēng)險，”Cadence Silicon Realization集團研發(fā)高級副總裁徐季平博士表示�！癈adence已在實(shí)施和DFM驗證工具方面解決了這些高級節點(diǎn)的挑戰。公司正與合作伙伴緊密協(xié)作來(lái)驗證這些新流程以降低風(fēng)險，使其更容易讓客戶(hù)胸有成竹轉向20納米制程節點(diǎn)。 |
