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在先進(jìn)系統中取代ASIC一直是FPGA廠(chǎng)商的口號。這些年來(lái)，FPGA也的確在逐步蠶食ASIC市場(chǎng)。那么，如果有一家FPGA廠(chǎng)商聲稱(chēng)其技術(shù)優(yōu)勢是采用了ASIC技術(shù)，你是否會(huì )感到驚奇？ 本月，FPGA巨頭賽靈思宣布其首款20nm器件開(kāi)始投片，而其20nm和將來(lái)16nm器件的優(yōu)勢是采用“ASIC級可編程架構”的UltraScale，即在完全可編程的架構中應用最先進(jìn)的ASIC技術(shù)。 賽靈思和Altera總是這樣。只要一家宣布了一項技術(shù)突破，不久另一家就會(huì )召開(kāi)新聞發(fā)布會(huì )。實(shí)際上，過(guò)去兩家在各個(gè)工藝節點(diǎn)上通常是交替領(lǐng)先，誰(shuí)也甩對方不了多遠。但這次賽靈思試圖打破這個(gè)規律，它要在20nm節點(diǎn)繼續領(lǐng)先。 FPGA的技術(shù)突破主要源于兩個(gè)因素：工藝和架構。在20nm節點(diǎn)，賽靈思和Altera都委托臺積電來(lái)生產(chǎn)，而且采用相同的半導體工藝。在此情況下，更合理的架構就成了致勝的唯一法寶。 上月，Altera宣布其下一代中端器件Arria 10 FPGA將采用臺積電的20nm工藝（最高性能的Stratix 10則采用英特爾的14nm工藝），而且聲稱(chēng)其優(yōu)越的架構“為中端可編程器件設立了新標桿”。但我們沒(méi)有獲知該架構的詳細信息。本月，賽靈思宣布其首款20nm器件開(kāi)始投片，而其宣傳的亮點(diǎn)則是“ASIC級可編程架構”UltraScale。 Xilinx公司全球高級副總裁湯立人 （Vincent Tong）對這個(gè)“行業(yè)首個(gè)ASIC級可編程架構”信心滿(mǎn)滿(mǎn)，聲稱(chēng)賽靈思的20nm All Programmable器件將比同類(lèi)競爭產(chǎn)品提前一年實(shí)現1.5至2倍的性能和集成度。 湯先生說(shuō)，UltraScale將消除海量數據流和智能處理的瓶頸問(wèn)題，而頭號瓶頸就是芯片內的互連。 如下圖所示，FPGA器件內的邏輯單元數量增速一直超過(guò)布線(xiàn)通道數量的增速。布線(xiàn)通道數以線(xiàn)性級增長(cháng)，而邏輯單元數則以指數級增長(cháng)。只有增加真實(shí)有效的布線(xiàn)通道才能應對不斷增加的復雜性，實(shí)現更高的利用率。UltraScale借鑒了ASIC的互連設計，更多的快速通道布線(xiàn)像立交橋那樣保證數據流的暢通。 
邏輯單元增速超過(guò)布線(xiàn)通道增速
快速通道和分析協(xié)同優(yōu)化彌合差距，實(shí)現超過(guò)90%的利用率 UltraScale的另一個(gè)特點(diǎn)是類(lèi)似ASIC的時(shí)鐘，它可使性能裕量最大化，實(shí)現最高吞吐量。湯先生介紹說(shuō)，高速系統需要512到2048位寬度的總線(xiàn)，在這樣的速度下有一半的時(shí)鐘周期會(huì )發(fā)生時(shí)鐘歪斜（skew）。UltraScale類(lèi)似ASIC的時(shí)鐘幾乎可將時(shí)鐘布置在晶片的任何地方，解決了時(shí)鐘歪斜的難題。
使用較寬總線(xiàn)的高吞吐量系統會(huì )發(fā)生時(shí)鐘歪斜
多區域、類(lèi)似ASIC時(shí)鐘的UltraScale時(shí)鐘布線(xiàn)解決了時(shí)鐘歪斜問(wèn)題 關(guān)于更多UltraScale架構的詳情，讀者可參閱賽靈思公司提供的資料：Xilinx UltraScale架構 — 業(yè)界首款ASIC級All Programmable架構解決互連的瓶頸或訪(fǎng)問(wèn) china.xilinx.com/ultrascale。 賽靈思這個(gè)采用ASIC技術(shù)他山之石的UltraScale架構似乎不僅可以用來(lái)“攻玉”（與FPGA廠(chǎng)商競爭），用它來(lái)“攻石”（與ASIC競爭）也許更加順手。據湯先生介紹，賽靈思UltraScale將用于各種高性能Smarter系統，包括線(xiàn)路卡、橋接器等通信設備，而這些領(lǐng)域以前都是ASIC的地盤(pán)。事實(shí)上，賽靈思在通信市場(chǎng)的Design Win中有40%左右過(guò)去采用的是ASIC。采用ASIC 技術(shù)的UltraScale器件大概是ASIC廠(chǎng)商的又一個(gè)壞消息。 前面我們提到，賽靈思和Altera在各個(gè)工藝節點(diǎn)總是交替領(lǐng)先。UltraScale架構的出現使得賽靈思在20nm節點(diǎn)有機會(huì )繼續領(lǐng)先。不過(guò)，Altera也有殺手锏，那就是英特爾的14nm工藝，一般認為它比同行要領(lǐng)先一兩年的時(shí)間。而且Altera 14nm器件的推出時(shí)間也晚不了多少；Altera說(shuō)它將于2013年提供14 nm Stratix 10 FPGA測試芯片。當然，兩家的競爭對電子行業(yè)總是好消息，他們不僅給我們帶來(lái)更高性能的器件，也為我們不斷進(jìn)軍半導體制造的新領(lǐng)域開(kāi)拓了道路。 |
