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PlanAhead 軟件可為創(chuàng )建和驗證 Verilog 或 VHDL 中的 RTL 設計提供綜合而完整的平臺，如能夠貫穿內核生成器 (CORE Generator) 集成的整個(gè)過(guò)程使用 Xilinx IP 目錄。PlanAhead 包含 RTL 技術(shù)視圖，在其中可快速瀏覽 RTL 資源，進(jìn)而充分了解原理圖、資源以及功耗估算情況。通過(guò)集成 XST 實(shí)現對綜合流程的管理。PlanAhead 與 ISE 仿真器相集成，能夠對 HDL 代碼與 IP 以及各種設計狀態(tài)進(jìn)行行為和功能驗證。此外，PlanAhead 還能夠自動(dòng)插入 ChipScope 調試內核，以更好地調試運行于器件之上的設計后實(shí)現比特流。 |
