楷登電子（美國 Cadence 公司，NASDAQ：CDNS）近日宣布推出 Cadence Joules RTL Design Studio---這款新的解決方案可為用戶(hù)提供實(shí)用的洞察，有助于加快寄存器傳輸級（RTL）設計和實(shí)現流程。前端設計人員可以在一個(gè)統一的界面使用數字設計分析和調試功能，在進(jìn)入實(shí)現階段之前全面優(yōu)化 RTL 設計。借助這一解決方案，用戶(hù)可以通過(guò) Cadence 領(lǐng)先的 AI 產(chǎn)品系列，利用生成式 AI 進(jìn)行 RTL 設計探索和大數據分析。Joules RTL Design Studio 有助于用戶(hù)快速準確地得出物理估計值，最多可將 RTL 生產(chǎn)力提升 5 倍，并實(shí)現高達 25% 的結果質(zhì)量（QoR）改善。
Joules RTL Design Studio 擴充了 Cadence 現有的 Joules RTL Power Solution 解決方案，通過(guò)增加對功率、性能、面積和擁塞（PPAC）的可見(jiàn)性，覆蓋了物理設計的方方面面。此外，這款新工具還附帶一系列有助于提升生產(chǎn)力的功能和優(yōu)勢，包括： • 獨樹(shù)一幟的智能 RTL 調試輔助系統：提供早期 PPAC 指標，在整個(gè)設計周期（邏輯、物理、生產(chǎn)實(shí)現）內提供實(shí)用的調試信息，幫助工程師進(jìn)行假設分析，探索潛在的解決方案，盡量減少迭代，提升設計性能。 • 依托成熟引擎：Joules RTL Design Studio 與 Innovus Implementation System、Genus Synthesis Solution 和 Joules RTL Power Solution 共用相同的強大引擎，用戶(hù)可通過(guò)同一個(gè) GUI 訪(fǎng)問(wèn)所有分析和設計探索功能，優(yōu)化結果質(zhì)量。 • 集成強大的 AI 技術(shù)：Joules RTL Design Studio 與生成式 AI 解決方案 Cadence Cerebrus Intelligent Chip Explorer 集成，用于探索不同的設計空間場(chǎng)景，如布線(xiàn)圖優(yōu)化、權衡頻率和電壓。此外，Cadence Joint Enterprise Data and AI （JedAI） Platform 可針對不同的 RTL 版本或前幾代項目進(jìn)行趨勢和洞察分析。 • 集成 lint 檢查器：工程師可以循序漸進(jìn)地運行 lint 檢查器，提前排除數據和設置問(wèn)題，減少錯誤并縮短設計完成時(shí)間。 • 統一界面：給 RTL 設計人員帶來(lái)了友好高效的使用體驗，反饋物理實(shí)現情況，定位并分類(lèi)違例問(wèn)題，分析瓶頸所在，以及 RTL、原理圖和 layout 交互查詢(xún)。 “現在，RTL 設計人員可以快速獲取 PPAC 調試所需的所有物理信息。以往，他們只能等到實(shí)現階段才能獲得這些信息，而這個(gè)過(guò)程短則幾天，長(cháng)則數周，”Cadence 高級副總裁兼數字與簽核事業(yè)部總經(jīng)理 Chin-Chi Teng 博士表示，“Joules RTL Design Studio 讓設計人員可以盡早發(fā)現并及時(shí)解決各種挑戰，最終加快產(chǎn)品上市。我們的此番努力再次兌現了我們的初始目標：將 RTL 收斂速度提升 5 倍，并實(shí)現 25% 的結果質(zhì)量改善�！� Joules RTL Design Studio 是更廣泛的 Cadence 數字全流程的一部分，助力客戶(hù)加快設計收斂。新推出的工具和更廣泛的流程支持公司的智能系統設計（Intelligent System Design™）戰略，旨在實(shí)現系統級芯片（SoC）卓越設計。如需詳細了解 Joules RTL Design Studio，請訪(fǎng)問(wèn) www.cadence.com/go/joulesrtldspr。 客戶(hù)反饋： “我們的工程師實(shí)現了高效的分析，將生產(chǎn)力提高了 2-3 倍，大大減少了 RTL 設計師和實(shí)現團隊之間的迭代。Joules RTL Design Studio 為我們提供了一種強大、高效的方法，使我們可以根據邏輯和物理原因查找時(shí)序違例問(wèn)題并對其進(jìn)行分類(lèi)，還可以執行瓶頸分析，對 RTL、原理圖和 layout 進(jìn)行交叉查詢(xún)。與我們之前使用的從前至后的設計流程相比，我們現在能夠更早發(fā)現設計問(wèn)題。將其與 Cadence 數字全流程（Genus Synthesis Solution、Innovus Implementation System 和 Tempus Timing Signoff Solution）一起使用，有助于顯著(zhù)縮短我們的設計工期。除了目前正在進(jìn)行的設計外，我們還計劃使用 Joules RTL Design Studio 來(lái)提高未來(lái)項目的設計效率�！� - Shunji Katsuki, general manager, SoC System Development Division, Global Development Group,Socionext “我們的 RTL 設計團隊致力于打造優(yōu)異的硅產(chǎn)品，以更高的性能和更低的功耗提供更智能的用戶(hù)體驗。要想實(shí)現這一目標，他們需要基于對功率、性能、面積和擁塞的早期估計做出設計決策。Joules RTL Design Studio 能夠實(shí)現精確的物理原型驗證，讓我們的設計人員可以信心滿(mǎn)滿(mǎn)地大膽創(chuàng )新，減少了前端和后端團隊之間的迭代，因此聯(lián)發(fā)科可以更快地將各種獨具優(yōu)勢的產(chǎn)品推向市場(chǎng)�！� -Harrison Hsieh， senior general manager of Silicon Product Development, MediaTek “在設計周期的早期階段找到 RTL 瓶頸對于 IP 開(kāi)發(fā)至關(guān)重要，這有助于實(shí)現快速更新，提高 RTL 質(zhì)量并改善 PPA 結果。特別是對于 Arm，Joules RTL Design Studio 可以幫助我們找到與擁塞和深層邏輯相關(guān)的問(wèn)題所在，從而節省尋找根本原因的大量時(shí)間�！� -Mark Galbraith, vice president of Productivity Engineering,Arm “隨著(zhù)系統級芯片的功耗密度不斷增加，高能效設計的重要性與日俱增。為此，我們在進(jìn)一步增強 RTL 層面的優(yōu)化方面付出了不懈努力�，F在，通過(guò)利用 Cadence 的 Joules RTL Design Studio，我們能夠在設計階段的早期進(jìn)行高效準確的功率細化分析。它能夠進(jìn)行功耗預測，助力我們快速完成 RTL 優(yōu)化迭代，確保設計團隊顯著(zhù)加速 RTL 優(yōu)化�！� -Zejian CAI，COT Methodology，T-Head, Alibaba |
