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作者：Sureena Gupta，德州儀器 (TI) 全球模擬市場(chǎng)營(yíng)銷(xiāo)部門(mén) 引言 涉足使用FPGA 的高速數據捕獲設計的人可能都聽(tīng)說(shuō)過(guò)新JEDEC標準這個(gè)時(shí)髦術(shù)語(yǔ)：JESD204B。最近，許多工程師聯(lián)系 TI，要求獲得JESD204B接口的相關(guān)資料，包括它與FPGA 如何工作，以及如何讓其設計更容易實(shí)現。那么，JESD204B到底是什么呢？本文將討論JESD204B標準的發(fā)展過(guò)程，以及它對系統設計工程師的意義。 是什么導致了JESD204B標準的出現？ 大約十年以前，高速數據轉換器的設計師們從使用傳統單端CMOS接口，轉向使用差動(dòng)LVDS 接口，因為后者實(shí)現了更高的數據速率。（CMOS接口速率被限制在約200Mbps 。）LVDS 接口還改善了信號線(xiàn)路和電源的噪聲耦合。這種接口的缺點(diǎn)是在低采樣速度下功耗更高。這便給了CMOS接口一個(gè)存在的理由，直到今天人們仍然在使用。 但是，隨著(zhù)模數轉換器(ADC) 的發(fā)展，其要求更快的采樣速率和更高的通道密度，行業(yè)要求使用比并行LVDS 更快速、功效更高的數字接口。為了克服這個(gè)挑戰，2006 年4月，JEDEC制訂并批準了一種真正的串行接口（稱(chēng)作JESD204）。JESD204 接口被定義為一種單通道、高速串行鏈路，其使用高達3.125 Gbps 的數據速率把單個(gè)或者多個(gè)數據轉換器連接至數字邏輯器件。它需要向轉換器和FPGA 發(fā)送一個(gè)公共幀時(shí)鐘，以對幀進(jìn)行同步。 由于僅支持一條通道和一條串行鏈路，因此JESD204很快便被認為并不如之前希望的那樣有效。所以，在2008 年4月，該標準被修訂為JESD204A。JESD204A擴展了對多條對齊通道和多點(diǎn)鏈路的支持，但是最大速度仍然被限定在3.125 Gbps。這成了2011 年7月訂制JESD204B標準的推動(dòng)力，其旨在克服幾種不同的系統設計問(wèn)題。除將支持數據速率從3.125 Gbps 提高至12.5 Gbps以外，它還通過(guò)添加確定性延遲功能大大簡(jiǎn)化了多通道同步。 什么是JESD204B標準？ JESD204B最高支持12.5 Gbps 的接口速度，使用器件時(shí)鐘代替之前使用的幀時(shí)鐘，并且擁有三個(gè)不同的子類(lèi)。除高速以外，子類(lèi)0可向下兼容JESD204A，但它并不支持確定性延遲。另外，SYNC 信號具有特殊的錯誤報告時(shí)序要求（請參見(jiàn)圖1）。子類(lèi)1使用同步信號SYSREF 來(lái)在各器件之間發(fā)起和對齊局部多幀時(shí)鐘（請參見(jiàn)圖2）。它同步數據傳輸，并在數字鏈路之間實(shí)現已知、確定性延遲。子類(lèi)2使用SYNC 信號，用于相同的目的（請參見(jiàn)圖3）。由于存在SYNC 時(shí)序限制，因此子類(lèi)2通常用于500 MSPS 以下的數據速率。為了達到500 MSPS 以上的速度，具有一個(gè)外部SYSREF 時(shí)鐘的子類(lèi)1常常是首選。 
符合JESD204B標準的接收器具有一個(gè)彈性緩沖器，用于補償串行器/解串器（SerDes）通道之間的歪斜，它簡(jiǎn)化了電路板布局。在最慢通道的數據到達以前，該彈性緩沖器會(huì )一直存儲數據。之后，同時(shí)釋放所有通道的數據，進(jìn)行數字處理。這種歪斜控制是可能的，因為數據時(shí)鐘被嵌入到串行數據流中。 為什么關(guān)注JESD204B接口？ 由于JESD204B標準的數據轉換器使用比以前接口都要高的速率串行化和發(fā)送輸出數據，因此數據轉換器和處理器或者FPGA 上要求的引腳數目大大減少，從而帶來(lái)更小的封裝尺寸和更低的成本。但是，引腳數目減少所帶來(lái)的最大好處是，印刷電路板(PCB) 的布局更加簡(jiǎn)單，布線(xiàn)也更加容易，因為電路板上的通道更少了。 通過(guò)降低對于歪斜管理的需求，布局和布線(xiàn)進(jìn)一步簡(jiǎn)化。通過(guò)在數據流中嵌入數據時(shí)鐘以及接收器中彈性緩沖器的存在，讓降低歪斜管理需求成為現實(shí)。因此，不需要再彎彎曲曲地走線(xiàn)來(lái)匹配長(cháng)度。JESD204B標準還允許更遠的傳輸距離。歪斜要求的降低，讓邏輯器件可以遠離數據轉換器，從而避免對敏感模擬部件產(chǎn)生影響。 另外，JESD204B接口可適應不同的數據轉換器分辨率。這樣，無(wú)需對收發(fā)器/接收器（Tx/Rx）板（邏輯器件）進(jìn)行物理重新設計，便可用于以后的ADC和數模轉換器 (DAC) 。 這意味著(zhù)LVDS 接口的終結嗎？ CMOS接口通過(guò)低數據速率降低數據轉換器的功耗，而JESD204B接口則比傳統LVDS 接口擁有更多的優(yōu)勢。那么，LVDS 接口還有機會(huì )存活下來(lái)嗎？ 答案是肯定的。盡管JESD204B標準通過(guò)確定性延遲簡(jiǎn)化了多通道同步，但是有一些應用要求最小延遲（理想情況下無(wú)延遲）。這些應用（例如：雷達等航空應用）需要對某個(gè)動(dòng)作或者探測行為立即做出響應。必須讓所有潛在延遲都最小化。就這些應用而言，應該考慮LVDS 接口，因為JESD204B標準數據轉換器的數據串行化延遲被忽略了。 結論 本文討論了JEDEC JESD204B標準的發(fā)展過(guò)程，并說(shuō)明了使用這種接口的諸多好處，包括更高的數據速率、更簡(jiǎn)單的PCB布局、更小的封裝尺寸以及更低的成本。我們希望，讀者現在可以更加理解JESD204B 標準系統了。 |
