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作者： Teledyne e2v 概述 當使用現代寬帶數據轉換器時(shí)，管理產(chǎn)生的高速串行數據流是一個(gè)巨大的挑戰。ESIstream 是一個(gè)開(kāi)源的串行數據接口協(xié)議，成本極低，支 持多種 FPGA 架構的簡(jiǎn)單硬件實(shí)現，并占用最小的資源。簡(jiǎn)單來(lái)說(shuō)，它是 JEDEC 的 JESD204B 子集 1 和 2 標準的開(kāi)源替代方案。另外， ESIstream 可為用戶(hù)帶來(lái)很多好處，這里將討論其中的一些，包括低復雜度、低鏈接延遲和實(shí)現確定性延遲的簡(jiǎn)單方案。 本文將僅闡述 ESIstream 的架構，因為當前有很多文檔已很好地描述了 JESD204B 的標準。然后我們將揭示這兩種協(xié)議之間的細微區別， 并介紹 Teledyne e2v，ESIstream 協(xié)議的開(kāi)發(fā)者，已決定發(fā)布自己的 ESIstream VHDL IP，以進(jìn)一步簡(jiǎn)化用戶(hù)的使用。 串行的歷史 新千年以來(lái)，數據轉換器技術(shù)和 CMOS 工藝的發(fā)展開(kāi)始到達功能的瓶頸。起初，高速 ADC 和 DAC(fs > 10 MHz)采用并行數據接口，這意 味著(zhù)在印刷電路板(PCB)上需從每個(gè)數據轉換器上引出/引入大量的布線(xiàn)（圖 1）。隨著(zhù)采樣率和輸出數據速率的提高，PCB 設計變得越來(lái)越 有挑戰性。而串行化接口，起初使用 LVDS(低壓差分型號)，最近則使用串行器/解串器（SERDES）接口（時(shí)鐘嵌入在數據流中），為這種 數據傳送的挑戰提供了一種解決方案，并可簡(jiǎn)化 PCB 布線(xiàn)，大大推進(jìn)形狀參數的發(fā)展。這種接口的簡(jiǎn)化對鏈接的兩端都有利（圖 1）。Serdes 鏈接進(jìn)一步簡(jiǎn)化了 PCB 的設計，因為無(wú)需保證數據線(xiàn)長(cháng)度匹配。 
圖 1 串行鏈接如何降低互聯(lián)負荷. 然而，經(jīng)過(guò)了很多年，才有了一種串行方案解決了寬帶數據轉換器帶來(lái)的所有系統級挑戰。實(shí)現確定性延遲是同時(shí)采樣的前提，人們付出了 很多努力研究它。下表（表 1）展示了過(guò)去 12 年甚至更長(cháng)時(shí)間里 JESD204 標準的發(fā)展和開(kāi)源 ESIstream 的發(fā)展。
串行數據的一個(gè)顯著(zhù)的優(yōu)點(diǎn)是，當分辨率提高時(shí)，器件的封裝無(wú)需包含額外的數據線(xiàn)，這可以幫助限制引腳數的增加。但是，串行化的缺點(diǎn) 是由于引入了編碼/解碼流程，且通過(guò)某些額外的接收路徑彈性緩沖器補償路徑之間的對齊度，導致增加了額外的傳遞延遲。
圖 2 串行化引入互聯(lián)延遲. 串行化也可幫助管理數據轉換器的電源需求，因為它能降低單個(gè)器件需要的特定輸出驅動(dòng)器的數目。而且，通過(guò)實(shí)現差分串行線(xiàn)，可幫助減 少復雜系統中產(chǎn)生的電氣噪聲，以保證良好的動(dòng)態(tài)范圍。另外，編碼方案也可分散頻譜噪聲，而且差分信號可降低串擾。 事實(shí)上，直到現在，早期串行接口依然不能很好地支持多個(gè)并行通道的應用，設計師依然會(huì )面臨板級設計的挑戰。 ESIstream 具體實(shí)現 現在讓我們看一下 ESIstream 的核心要素。ESIstream 使用 14b/16b 的數據編碼算法，低有效位優(yōu)先，支持超過(guò) 13 Gbps 的線(xiàn)路速率。它 支持 12 位和 14 位的轉換器。協(xié)議使用線(xiàn)性回饋移位寄存器加擾技術(shù)，為每個(gè)數據字加入不均等位和時(shí)鐘同步位（2 個(gè) bit 的額外負擔），如圖 3。通過(guò)這種方式，它的編碼效率高達 87.5%，比 JESD204B（8b/10b 的編碼流）略高。不均等位（DB）可在 CLK 位切換使能同步監 控時(shí)，保持數據鏈間的 DC 平衡。
圖 3 ESIstream 基本數據幀 ESIstream 發(fā)射端(Tx)和接收端(Rx)核心的上層框圖如圖 4 和圖 5 所示。
圖 4 ESIstream 的 Tx 路徑
圖 5 ESIstream 的 Rx 路徑 ESIstream 編碼算法被設計成可減少串行接口的物理限制。最重要的是，發(fā)射端和接收端之間的鏈接需要 AC 耦合�？紤]到這一點(diǎn)，發(fā)射的 數據要確保 DC 平衡，否則鏈接耦合電容可能漂移，導致數據眼圖閉合，破壞接收的數據。 在接收端，時(shí)鐘和數據恢復(CDR)模塊通常使用 PLL 鎖到發(fā)射的信號，這樣無(wú)需使用獨立的時(shí)鐘線(xiàn)。但是，為了使得 CDR 鎖定并保持鎖定 狀態(tài)，需保證傳送的信號經(jīng)過(guò)特定的變換次數。 為發(fā)送的數據加擾是為了維持 DC 平衡，確保鏈接保持鎖定。ESIstream 的開(kāi)發(fā)者希望限制數字設計的復雜度，于是采用附加的算法最小化 錯誤傳遞。這種算法基于斐波那契數列，長(cháng)度為 217-1。此外還應用了 14 位的移位。轉換流程輸出的有用數據和線(xiàn)性反饋移位寄存器數據（偽 隨機碼）進(jìn)行異或操作，如圖 6。
圖 6 通過(guò)與 LSFR 碼異或實(shí)現數據加擾 加擾之后，14 位的數據結果被編碼成 16 位的數據幀。第一個(gè)附加位時(shí)鐘位，隨著(zhù)每個(gè)連續幀切換。第二個(gè)附加位不均等位根據不均等計數 器(RDC)的當前狀態(tài)設置。兩種 RDC 狀態(tài)可導致： 1. RDC 小于+/-16，不均等位設置為‘0’。 2. RDC 大于+/-16，不均等位設置為‘1’，數據反向（按位非運算）。 這個(gè)操作可滿(mǎn)足 Rx PLL 鎖定的最小轉換次數的要求，并滿(mǎn)足鏈接 DC 平衡的需要。在正常操作下，接收端首先檢查不均等位。如果它為高， 則在去擾前反向接收的數據。如果它為低，則直接對數據進(jìn)行去擾操作。 對于確定性操作，ESIstream 要求鏈接同步，即發(fā)射端和接收端的數據幀對齊，鏈接兩端的加擾引擎在同樣的初始化狀態(tài)。同步分兩步，幀 對齊和偽隨機位序列(PRBS)初始化。
圖 7 ESIstream 鏈接同步幀 接收端通過(guò)使能 SYNC 啟動(dòng)流程。這個(gè)脈沖應該持續至少一個(gè)幀周期。然后發(fā)射端發(fā)送一個(gè) 32 幀的對齊樣式（圖 7）。在接收端，這個(gè)保 留的序列繞過(guò)加擾和不均等的處理，使接收端和發(fā)射端時(shí)序對齊。在對齊幀之后，發(fā)射端立刻發(fā)送一個(gè) 32 幀的 PRBS 數據——包含 14 位 的 PRBS 以及時(shí)鐘和不均等信息。經(jīng)過(guò)正確地處理，接收端 LFSR 由接收端的 PRBS 字初始化。這時(shí)鏈接已同步（圖 8）。用戶(hù)可在接收 端通過(guò)觀(guān)察時(shí)鐘位，連續監控同步狀態(tài)。如果時(shí)鐘位在某一幀沒(méi)有切換，則出現了同步問(wèn)題，需復位鏈接重新同步。
圖 8 ESIstream 接收端線(xiàn)路同步序列 通過(guò)加擾以及時(shí)鐘位和不均等位的處理，ESIstream 可保證確定的數據傳輸。 |
