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作者： Teledyne e2v 在無(wú)線(xiàn)電系統中應用數字波束成形，需要同時(shí)采樣天線(xiàn)陣列的低層信號。這需要保存信號到達每個(gè)天線(xiàn)節點(diǎn)的空間信息。 雖然這種方案復雜度較高，會(huì )帶來(lái)額外的功耗，但其也具有一些顯著(zhù)的優(yōu)點(diǎn)： 高信噪比(SNR)幫助提高無(wú)線(xiàn)鏈接容量，從而增加信號范圍 使用天線(xiàn)陣列的空間特性避免干擾。因為干擾來(lái)自某個(gè)特定方向，波束成形算法可使用零位技術(shù)消除干擾。 高效率、大容量的無(wú)線(xiàn)鏈路意味著(zhù)雷達系統可同時(shí)追蹤多個(gè)目標，或移動(dòng)電話(huà)網(wǎng)絡(luò )可支持多個(gè)通話(huà)。 今天，很多應用使用波束成形，或者至少需要同步采樣。但是，在 GHz 頻率下工作時(shí)， IC 和板級的信號的傳播時(shí)間都非常重要。PCB 走線(xiàn)被用于傳輸線(xiàn)，因此需保證信號線(xiàn)長(cháng)度匹配以保持相位信息。每厘米的線(xiàn)長(cháng)將增加 60 到75ps 的傳遞時(shí)間。將其與 6GHz 采樣時(shí)鐘的 166ps 時(shí)鐘周期相比，可以看出板級的效應會(huì )極大影響設計。這解釋了為什么在高速采樣系統中 PCB 布線(xiàn)是一個(gè)關(guān)鍵的因素。但是，還有另外一個(gè)因素會(huì )使設計變得困難，這個(gè)因素和時(shí)域有關(guān)，稱(chēng)為亞穩態(tài)。 同步鏈為 ESIstream 帶來(lái)確定的延遲 亞穩態(tài)描述了數字電路中的一種不確定的狀態(tài)，隨著(zhù)采樣率的提高，它成為了潛在的系統時(shí)序問(wèn)題的一個(gè)重要原因。用戶(hù)需用同步的方法對抗亞穩態(tài)，這正是引入同步鏈的方案的原因。 用戶(hù)需要一種可靠且簡(jiǎn)單的同步時(shí)序實(shí)現方法。在 Teledyne e2v，確定性同步圍繞著(zhù)一對事件驅動(dòng)的差分電信號建立：同步和同步輸出信號(SYNCTRIG 和 SYNCO)。這些信號保證目標轉換器的時(shí)序系統可被復位，并且所有的數字子系統都被恰當地鎖定到主參考時(shí)鐘。另外，這種同步方案可擴展到大系統中的多個(gè) ADC。 這種方案的優(yōu)點(diǎn)在于非常簡(jiǎn)單——它無(wú)需額外的時(shí)鐘信號，可保證系統生命周期內多個(gè)并行通道的同步。一旦設計完成準備生產(chǎn)，可使用一個(gè)訓練序列建立正確的系統同步。如果環(huán)境條件變化，比如溫度或電壓變化，系統時(shí)序參數保持不變。同步鏈提供了一個(gè)非�？煽康耐皆�，這對產(chǎn)品量產(chǎn)是一個(gè)巨大的優(yōu)勢。 然后，為了實(shí)現確定性延遲，在 ESIstream 鏈路的接收端有一個(gè)簡(jiǎn)單的計數器和接收彈性緩沖，用于補償傳遞過(guò)程的最大線(xiàn)路延遲不確定度。 
圖 9 ESIstream 接收器中的幀計數器的位置 FPGA 內部的計數器模塊計算 SYNCTRIG 上升沿事件和“所有線(xiàn)路接收準備好”事件之間的 Rx 的時(shí)鐘數。這些信息和彈性接收緩沖允許整個(gè)系統的接收數據對齊。這樣，利用 ESIstream 的產(chǎn)品帶有的信號鏈功能，將確定性行為擴展到整個(gè)使用 ESIstream 的系統中的方法是可行的。 ESIstream VHDL 模塊——發(fā)展的目標 為了使 ESIstream 更加易于使用，Teledyne e2v 的提出者 Teledyne e2v 在 2018 年底啟動(dòng)了一個(gè)項目，研發(fā)ESIstream Tx 和 Rx 的 IP 模塊，用于行業(yè)內 FPGA 廠(chǎng)家（包括 Xilinx 和 Intel）提供的通用 FPGA。IP 將支持不同的運行速度，且適用于包括宇航級在內的不同等級的應用。毋庸置疑，IP 的重點(diǎn)在于為 Teledyne e2v 現有的產(chǎn)品系列提供匹配的性能。為了實(shí)現這個(gè)固定功能的 IP，Teledyne e2v 在底層做了很多工作以動(dòng)態(tài)定義可配置的線(xiàn)速率模塊，包含一系列廣泛的數據轉換器采樣頻率，并支持更多可定義的功能。 串行化的未來(lái) Teledyne e2v 未來(lái)的開(kāi)發(fā)計劃還包括用于 ESIstream 物理層的光纖應用。光纖允許轉換器被放置在距離 FPGA 很遠的地方，而不是基于銅線(xiàn)的接口（PCB 走線(xiàn)或同軸電纜）。通過(guò)將兩塊 Xilinx VC709 評估板使用四個(gè) SFP (小型可插拔) 光線(xiàn)路連接并運行在 6Gsps 的速度，證明了上述的特性。
圖 9 使用物理層的光纖演示 ESIstream Tx 和 Rx 在經(jīng)過(guò)完整的測試和認證后，VHDL 代碼模塊將被放置在網(wǎng)站上，供用戶(hù)免費下載。 ESIstream 和 JEDEC 對比 ESIstream 的系統級優(yōu)點(diǎn)可簡(jiǎn)單概括如下： 無(wú)需每個(gè)器件的 LMFC 時(shí)鐘，無(wú)需 LMFC 時(shí)鐘的對齊操作。 當使用單個(gè)器件或采用同步鏈同步多個(gè)器件時(shí)，無(wú)需考慮 ESIstream 同步信號的 PCB 線(xiàn)長(cháng)匹配。 無(wú)需 SYSREF，因此與 JESD204B 相比，ESIstream 降低了硬件復雜度，實(shí)現了確定性操作。 ESIstream 系統中的確定的同步行為是通過(guò)一種叫做同步訓練的特性（請參考其他文檔）實(shí)現的。ESIstream 僅需要一次系統的訓練。一旦得到延遲參數，對于給定的設計這些延遲參數將維持不變。這意味著(zhù) ESIstream是一種易于量產(chǎn)化的接口。
結語(yǔ) JESD204B 子集 1 和 2 里描述的 JEDEC 數據串行化方法似乎解決了多通道數據轉換器系統的確定性操作的挑戰。這在一定程度上無(wú)疑是正確的，但是通常被忽視的是設計師在處理復雜傳輸和規格物理層需求時(shí)遇到的眾多挑戰。 工程師通常認為用于信號處理SoC(FPGA或ASIC)的JESD204B許可證和核心IP可幫助解決大多數設計上的問(wèn)題。但是，據報道，很多事實(shí)和經(jīng)驗表明，JESD204B 引入的多域時(shí)鐘復雜度的時(shí)序約束，給 PCB 的設計帶來(lái)了很大的麻煩。 還有另外一個(gè)方法。ESIStream。ESIStream 是一個(gè)開(kāi)源免費的協(xié)議。它與 JESD204B 的性能等級相同，但能帶來(lái)更好的用戶(hù)體驗。低復雜度，易于設計，低功耗�，F在，隨著(zhù)用于工業(yè)標準 FPGA 的 Rx 和 Tx 的 IP 模塊和 VHDL代碼模塊的發(fā)布，大大降低了 ESIstream 的使用難度。目前 IP 模塊在開(kāi)發(fā)階段，會(huì )支持 Teledyne e2v 新數據轉換器的規格。另外，用戶(hù)可免費下載適用于自己的高速串行項目的 VHDL 代碼模塊。 更多信息，請訪(fǎng)問(wèn): http://bit.ly/ESIstream |
