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游戲機、數字電視(DTV)和個(gè)人電腦等流行的消費類(lèi)電子產(chǎn)品的功能越來(lái)越多，性能也越來(lái)越高。這些產(chǎn)品數據處理能力的增強使它們的DRAM存儲器接口功能與產(chǎn)品本身的功能緊密聯(lián)系在一起，以支持更多功能和更高性能。數據速率達數Gbps的存儲器接口架構可以幫助這些產(chǎn)品實(shí)現所需的功能和性能，但是存儲器接口設計必須克服艱巨的挑戰才能達到想要的產(chǎn)品性能和質(zhì)量。 更新一代的DDR3DRAM和XDR DRAM物理層接口(PHY)具有一些特殊的性能，完全可以克服數Gbps存儲器接口架構帶來(lái)的挑戰。但是，DDR3 SDRAM和XDR DRAM各自不同的特性使得它們適合不同的應用場(chǎng)合。例如，在DTV應用中，XDR DRAM比DDR3 SDRAM更具有成本和某些設計優(yōu)勢，但DDR3 SDRAM非常適合要求存儲容量高、單位比特成本最低的設計。就像前代產(chǎn)品DDR2 SDRAM那樣，DDR3 SDRAM也是大批量普及型存儲器，能以盡可能最低的單位比特成本提供系統設計工程師要求的最大容量。 當然，如果以最低單位比特成本提供大容量并不是主要的設計指標，那么XDR DRAM可能是個(gè)更好的選擇，特別是對DTV和HDTV等消費電子產(chǎn)品而言。這些特殊設計要求高帶寬和小的存取粒度(access granularity)，但不需要很大的容量。例如，典型的DTV設備要求帶寬為6.4GBps，這個(gè)要求可以通過(guò)2個(gè)512Mx8b XDR DRAM器件(提供128MB容量和合適的16B存取粒度)或4個(gè)1Gx8b DDR3 SDRAM器件(提供512MB容量和32 B存取粒度)來(lái)實(shí)現。在這種系統中，XDR解決方案可以比DDR3更好地匹配系統的帶寬、容量和存取粒度需求。XDR DRAM實(shí)際上在總體系統成本方面也更便宜，包括元件數量、電路板復雜度和設計時(shí)間等。 苛刻的物理效應 在開(kāi)發(fā)數Gbps接口架構時(shí)，設計必須能夠克服一些物理效應。這些物理效應會(huì )影響信號時(shí)序并減小電壓余量，從而限制系統的性能。經(jīng)驗豐富的系統設計工程師對這些物理效應非常熟悉。在很多的新一代產(chǎn)品設計中，他們不斷面臨這些物理效應的挑戰，最終都很好地解決了這些挑戰。但對于數Gbps接口設計來(lái)說(shuō)，這些問(wèn)題愈加嚴重，并提出了更高的挑戰性，因此它們迫切需要更新的解決方案。 舉例來(lái)說(shuō)，數Gbps信號由于傳輸線(xiàn)的不連續會(huì )造成信號質(zhì)量惡化。在典型的存儲器通道中，這些不連續性表現在多個(gè)方面，從存儲控制器芯片的連接到封裝、從封裝連接到電路板，以及電路板級傳輸線(xiàn)上信號的不完整性。 存儲器通道傳輸線(xiàn)中的眾多阻抗不連續的地方會(huì )產(chǎn)生反射，高速I(mǎi)/O設計工程師將這些反射判斷為某種形式的信號干擾，或稱(chēng)為碼間干擾(ISI)。這時(shí)的通道似乎還有剩余的存儲空間，因此前一個(gè)發(fā)送比特中的信息在發(fā)送結束時(shí)會(huì )反向影響下一個(gè)發(fā)送比特中的信息。將存儲器通道當作傳輸線(xiàn)還面臨其它挑戰，比如50Ω終端電阻可以很好地匹配傳輸線(xiàn)阻抗，從而消除反射和由此導致的ISI，但是即使是最新的片上端接方法也不可能實(shí)現完美的阻抗匹配，因為傳輸線(xiàn)存在很多的不連續性。由于片上接收器存在寄生輸入電容，所以不可能實(shí)現理想的片上阻抗匹配。在更高頻率上，50Ω電阻將呈現非理想特性，這將進(jìn)一步導致反射和ISI。 阻抗不連續性和ISI效應在低于兆比特每秒的傳輸速率時(shí)并不是主要問(wèn)題，但在數Gbps速率下，625ps數據眼圖很常見(jiàn)。如果終端阻抗不匹配，或者通道中存在太多不連續性，或者寄生輸入電容太高，設計工程師希望發(fā)送的625ps數據眼圖在到達接收器時(shí)將變成300ps數據眼圖。 此外，電路板的電氣連線(xiàn)還具有其它寄生電容，這會(huì )帶來(lái)明顯的信號衰減。例如，信號在發(fā)送端可能有500mV信號幅度，但用于傳送該信號的電子系統就像一個(gè)低通濾波器。當信號傳輸速度提高時(shí)，到達接收器的總能量將比發(fā)送時(shí)的能量降低很多，這樣最初的500mV可能變成200mV。 在高性能SERDES應用中，常用來(lái)解決高頻衰減問(wèn)題的通道均衡技術(shù)可能不適合DRAM系統，因為這種系統的I/O電路必須針對延時(shí)、功率和成本進(jìn)行優(yōu)化。 串擾是引起信號劣化的另一個(gè)主要原因，它與兩個(gè)相鄰信號走線(xiàn)間的容性、感性或電導性耦合有關(guān)。事實(shí)上，串擾是單端信號系統(如DDR3或更高速的GDDR3)中限制速度的主要原因。由于XDR DRAM使用差分信號(與高性能SERDES系統非常相似)，因此與DDR3 DRAM相比，它們對串擾的免疫能力強幾個(gè)數量級。 因此，單端信號系統必須采取板級信號隔離技術(shù)來(lái)解決串擾問(wèn)題。隨著(zhù)數據速率的提高，設計工程師必須增加電氣通道的間距才能避免串擾效應。換句話(huà)說(shuō)，設計工程師必須在發(fā)送器和接收器之間以及控制器和DRAM之間開(kāi)發(fā)一個(gè)更昂貴的傳輸線(xiàn)系統，才能滿(mǎn)足數Gbps數據速率的單端信號系統的要求。 差分信令在存儲器-控制器封裝成本方面也具有成本優(yōu)勢。例如，帶200個(gè)存儲器I/O的存儲-控制器ASIC封裝采用金線(xiàn)綁定封裝技術(shù)比倒裝技術(shù)更便宜。這種成本優(yōu)勢在DTV等成本敏感消費設備中具有重要意義。但是，由于串擾和電源噪聲問(wèn)題，數Gbps的單端信號系統很難在綁定封裝中以數 Gbps的接口速率全速工作，通常它需要一個(gè)更昂貴的倒裝封裝存儲控制器。此外，非常寬的單端信號總線(xiàn)容易產(chǎn)生電磁干擾(EMI)，因此采用單端信號的消費類(lèi)電子設備要想達到相同的EMI屏蔽等級，要比差分信號設備付出更高代價(jià)。 除了考慮傳輸線(xiàn)不連續性引起的物理效應以及差分信號的優(yōu)勢外，存儲器系統設計還要考慮其它數Gbps接口設計問(wèn)題，包括走線(xiàn)長(cháng)度匹配、偏移管理和高速時(shí)鐘分配。 走線(xiàn)長(cháng)度匹配、偏移和高速時(shí)鐘分配 走線(xiàn)長(cháng)度匹配在低速接口設計中可以輕易忽略掉，但對數Gbps接口來(lái)說(shuō)，走線(xiàn)長(cháng)度不能忽略。一個(gè)信號在典型主板上傳輸一英寸距離需要大約 100ps。例如信號沿著(zhù)典型的存儲器通道傳輸的時(shí)間可能需要500ps。在數Gbps系統中，500ps與整個(gè)數據眼圖的寬度一樣大。 當電氣互連的信號傳輸時(shí)間與數據眼圖寬度相當，且只有一個(gè)芯片到芯片信號時(shí)，不會(huì )出現其它新問(wèn)題。但如果是總線(xiàn)信號，比如16、32或64條走線(xiàn)，并且所有信號都工作在數Gbps數據速率時(shí)，則是另外一回事。 就高速時(shí)鐘分配而言，存儲器系統與采用先進(jìn)的時(shí)鐘/數據恢復(CDR)技術(shù)的SERDES或電信設計存在本質(zhì)區別。在存儲器系統中，傳輸通�？梢员徽J為是“源同步”的。比如，存儲控制器都有一個(gè)到DRAM的數據接口和到DRAM的時(shí)鐘參考接口(通常是命令總線(xiàn)的一部分)，因此DRAM的時(shí)鐘信號與存儲控制器用來(lái)同步其數據傳輸的時(shí)鐘有直接關(guān)系。 對于源同步傳輸方式，主要的時(shí)鐘問(wèn)題是相位而不是頻率。不像SERDES或數據通信應用中通道兩側的時(shí)鐘參考源都有頻率偏移，存儲器系統中的發(fā)送器和接收器共享唯一的頻率參考源，僅有相位不同。這樣的系統一般被稱(chēng)為meso-synchrONous或者mesochronous。雖然它們共享一個(gè)頻率參考，但發(fā)送器和接收器電路必須以某種方式補償隨機相位偏移。 在XDR DRAM系統中，存儲控制器中的FlexPhase電路可以解決走線(xiàn)長(cháng)度匹配和均步時(shí)鐘問(wèn)題。當數據發(fā)送到DRAM時(shí)(寫(xiě)操作)，該電路可以智能地預測偏移數據;在從DRAM接收數據時(shí)(讀操作)，該電路可以對數據進(jìn)行去偏移。此外，還采用先進(jìn)的校準技術(shù)來(lái)自動(dòng)優(yōu)化去偏移和預偏移值。 在DDR3存儲器系統中，數據接口使用選通組(DDR特有的信號組)處理走線(xiàn)長(cháng)度匹配和時(shí)鐘問(wèn)題。數據選通或DQS被定義為時(shí)序參考信號，伴隨數據從DRAM發(fā)送到控制器(讀操作)或從控制器發(fā)送到DRAM(寫(xiě)操作)。 |
