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作者: Sharon Berlowits 從理論上來(lái)說(shuō)，物理綜合工具擁有關(guān)于布局的所有必要信息；在實(shí)踐中，它們也必須非常小心地與實(shí)際布局數據關(guān)聯(lián)。 一個(gè)芯片的設計涉及到許多階段，從系統規范和架構設計，各種制造方法以及最終裝入設備的芯片成品的封裝。在這個(gè)周期中，準確估計時(shí)序和面積將至關(guān)重要，因為這樣才能制訂準確的計劃并使產(chǎn)品符合各方面的需求。本文將介紹這個(gè)過(guò)程的物理設計（或稱(chēng)后端設計）部分，特別是在與物理設計相關(guān)的步驟中將時(shí)序與面積關(guān)聯(lián)起來(lái)。 
集成電路 (IC) 設計流程和物理設計步驟 (圖1) 綜合與布局之間的關(guān)聯(lián)問(wèn)題 大型設計的整個(gè)物理設計流程可能需要很多天才能完成。因此，如果能夠向設計和架構團隊盡早提供反饋，讓他們可以規劃好時(shí)序限制，自由地快速利用布局選項，將能夠創(chuàng )造寶貴的價(jià)值。為了實(shí)現這些目標，必須可靠地估計時(shí)序和面積。 在過(guò)去，我們已經(jīng)很好地掌握了綜合布局與布線(xiàn)之間的相關(guān)性。對于時(shí)序，準確度在3%至4%左右，而面積的結果甚至更好。但在新的先進(jìn)工藝中，從28 納米工藝節點(diǎn)開(kāi)始，我們遇到了越來(lái)越多意想不到的結果。我們不僅看到了物理綜合結果與布局和布線(xiàn)的實(shí)際時(shí)序之間更大的差距，而且還看到一部分時(shí)序路徑明顯變得更快，而其他時(shí)序路徑則變慢很多，這相當令人費解。在觀(guān)察面積時(shí)，結果更令人擔憂(yōu)。從綜合到布局，相關(guān)性已經(jīng)變得相當差，如下圖所示：
布局規劃階段（頂部）與布局階段（底部）的綜合單元密度比較 (圖2) 上面的圖片是CEVA-XM4內核的單元密度圖，比較了綜合階段（頂部）與布局階段（底部）的單元密度。布局階段圖像的橙色部分顯示了面積的顯著(zhù)增長(cháng)。在這種情況下，面積的整體增長(cháng)在18% 左右。這很不好，但也許還能忍受。但考慮到大部分設計是固定面積（內存和寄存器），從綜合到布局根本不會(huì )改變，就很清楚某些部分確實(shí)會(huì )超過(guò)最高限制。把緩沖器單元面積分離之后我們發(fā)現綜合面積增加了118%，這意味著(zhù)緩沖器數和面積增加了一倍以上。 在達到極限單元密度（標記為橙色）的領(lǐng)域，布局工具發(fā)現很難確定單元的合理布局和進(jìn)行多次迭代，因此需要花費大量時(shí)間進(jìn)行收斂。 設法增強時(shí)序和面積的相關(guān)性 解決這個(gè)問(wèn)題的第一次嘗試是收緊頻率。也就是說(shuō)，我們盡量以較高的頻率進(jìn)行綜合，然后在布局和布線(xiàn)階段再切換到稍微低一些的頻率。但這個(gè)解決方案并沒(méi)能解決問(wèn)題。另一個(gè)嘗試是降低線(xiàn)網(wǎng)和單元的時(shí)序。實(shí)際上，降低時(shí)序就是增加讓單元處理速度更慢或更快的系數。我們嘗試了幾個(gè)數字。我們探索的另一個(gè)方向是提高提取數字的相關(guān)性。這是通過(guò)將系數應用于被提取的線(xiàn)網(wǎng)電阻和電容 (RC) 值來(lái)實(shí)現的。這些值通過(guò)更改其 RC 值直接影響線(xiàn)網(wǎng)的延遲，并通過(guò)改變其負載電容從而影響單元的延遲。 從電氣工程的角度來(lái)看，我們知道，隨著(zhù)制程工藝的收縮，電阻的作用會(huì )越來(lái)越突出。一方面，導線(xiàn)的電容保持大致相同（或至少采用相同的順序）。另一方面，電阻會(huì )變得越來(lái)越高。除此之外，在先進(jìn)的工藝節點(diǎn)上，最上面兩個(gè)金屬層的電阻比其他層的電阻低得多。而這也意味著(zhù)對于布局工具來(lái)說(shuō)，決定哪些電線(xiàn)進(jìn)入更高層，哪些電線(xiàn)仍留在較低層會(huì )越來(lái)越成問(wèn)題。最受影響的，當然是加了緩沖的長(cháng)線(xiàn)網(wǎng)。這就是為什么緩沖器面積會(huì )有這樣顯著(zhù)的增長(cháng)，而與長(cháng)線(xiàn)網(wǎng)相關(guān)聯(lián)的時(shí)序會(huì )變差。
布局規劃階段（頂部）與應用系數后布局階段（底部）的綜合單元密度比較 (圖3) 我們發(fā)現，越來(lái)越多的電阻提供更好的面積相關(guān)性和時(shí)序相關(guān)性。不同設計用于實(shí)現良好相關(guān)性的因素各不相同。如上圖所示，將系數應用于阻力后，綜合與布局之間的相關(guān)性顯著(zhù)改善。我們將綜合面積（頂部）與布局面積（底部）再次進(jìn)行了比較。從布局圖像的橙色區域可以看出，仍有相當數量的高利用率負載，但比以前少得多。在這個(gè)示例中，準確度達到了5%左右，這是相當合理的，而且會(huì )實(shí)現良好、高效的工作流程。 把結果投入應用 我們已經(jīng)看到，在先進(jìn)工藝中，電阻對時(shí)序和面積有著(zhù)巨大的影響。雖然從理論上來(lái)說(shuō)物理綜合工具擁有關(guān)于布局的所有必要信息，但在實(shí)踐中它們仍必須非常小心地與實(shí)際布局數據關(guān)聯(lián)。這個(gè)過(guò)程可能比較耗時(shí)，但好處顯然超過(guò)了成本。在一天工作結束時(shí)，最好的做法是保持設計流程各步驟之間有一個(gè)可靠的相關(guān)性，從而獲得快速、靈活的設計，并且從一開(kāi)始就對最終目標有一個(gè)明確的認識。 |
