搞清楚MOS管的幾種“擊穿”?

發(fā)布時(shí)間:2016-5-10 11:12    發(fā)布者:designapp
關(guān)鍵詞: MOS管 , MOSFET , 擊穿
MOSFET的擊穿有哪幾種?

Source、Drain、Gate

場(chǎng)效應管的三極:源級S 漏級D 柵級G

(這里不講柵極GOX擊穿了啊,只針對漏極電壓擊穿)

先講測試條件,都是源柵襯底都是接地,然后掃描漏極電壓,直至Drain端電流達到1uA。所以從器件結構上看,它的漏電通道有三條:Drain到source、Drain到Bulk、Drain到Gate。

1) Drain->Source穿通擊穿:

這個(gè)主要是Drain加反偏電壓后,使得Drain/Bulk的PN結耗盡區延展,當耗盡區碰到Source的時(shí)候,那源漏之間就不需要開(kāi)啟就形成了通路,所以叫做穿通(punch through)。那如何防止穿通呢?這就要回到二極管反偏特性了,耗盡區寬度除了與電壓有關(guān),還與兩邊的摻雜濃度有關(guān),濃度越高可以抑制耗盡區寬度延展,所以flow里面有個(gè)防穿通注入(APT: Anti Punch Through),記住它要打和well同type的specis。當然實(shí)際遇到WAT的BV跑了而且確定是從Source端走了,可能還要看是否PolyCD或者Spacer寬度,或者LDD_IMP問(wèn)題了,那如何排除呢?這就要看你是否NMOS和PMOS都跑了?POLY CD可以通過(guò)Poly相關(guān)的WAT來(lái)驗證。對吧?

對于穿通擊穿,有以下一些特征:

(1)穿通擊穿的擊穿點(diǎn)軟,擊穿過(guò)程中,電流有逐步增大的特征,這是因為耗盡層擴展較寬,產(chǎn)生電流較大。另一方面,耗盡層展寬大容易發(fā)生DIBL效應,使源襯底結正偏出現電流逐步增大的特征。

(2)穿通擊穿的軟擊穿點(diǎn)發(fā)生在源漏的耗盡層相接時(shí),此時(shí)源端的載流子注入到耗盡層中,

被耗盡層中的電場(chǎng)加速達到漏端,因此,穿通擊穿的電流也有急劇增大點(diǎn),這個(gè)電流的急劇增大和雪崩擊穿時(shí)電流急劇增大不同,這時(shí)的電流相當于源襯底PN結正向導通時(shí)的電流,而雪崩擊穿時(shí)的電流主要為PN結反向擊穿時(shí)的雪崩電流,如不作限流,雪崩擊穿的電流要大。

(3)穿通擊穿一般不會(huì )出現破壞性擊穿。因為穿通擊穿場(chǎng)強沒(méi)有達到雪崩擊穿的場(chǎng)強,不會(huì )產(chǎn)生大量電子空穴對。

(4)穿通擊穿一般發(fā)生在溝道體內,溝道表面不容易發(fā)生穿通,這主要是由于溝道注入使表面濃度比濃度大造成,所以,對NMOS管一般都有防穿通注入。

(5)一般的,鳥(niǎo)嘴邊緣的濃度比溝道中間濃度大,所以穿通擊穿一般發(fā)生在溝道中間。

(6)多晶柵長(cháng)度對穿通擊穿是有影響的,隨著(zhù)柵長(cháng)度增加,擊穿增大。而對雪崩擊穿,嚴格來(lái)說(shuō)也有影響,但是沒(méi)有那么顯著(zhù)。

2) Drain->Bulk雪崩擊穿:

這就單純是PN結雪崩擊穿了(Avalanche Breakdown),主要是漏極反偏電壓下使得PN結耗盡區展寬,則反偏電場(chǎng)加在了PN結反偏上面,使得電子加速撞擊晶格產(chǎn)生新的電子空穴對(Electron-Hole pair),然后電子繼續撞擊,如此雪崩倍增下去導致?lián)舸,所以這種擊穿的電流幾乎快速增大,I-V curve幾乎垂直上去,很容燒毀的。(這點(diǎn)和源漏穿通擊穿不一樣)

那如何改善這個(gè)junction BV呢?所以主要還是從PN結本身特性講起,肯定要降低耗盡區電場(chǎng),防止碰撞產(chǎn)生電子空穴對,降低電壓肯定不行,那就只能增加耗盡區寬度了,所以要改變doping profile了,這就是為什么突變結(Abrupt junction)的擊穿電壓比緩變結(Graded Junction)的低。這就是學(xué)以致用,別人云亦云啊。

當然除了doping profile,還有就是doping濃度,濃度越大,耗盡區寬度越窄,所以電場(chǎng)強度越強,那肯定就降低擊穿電壓了。而且還有個(gè)規律是擊穿電壓通常是由低濃度的那邊濃度影響更大,因為那邊的耗盡區寬度大。公式是BV=K*(1/Na+1/Nb),從公式里也可以看出Na和Nb濃度如果差10倍,幾乎其中一個(gè)就可以忽略了。

那實(shí)際的process如果發(fā)現BV變小,并且確認是從junction走的,那好好查查你的Source/Drain implant了

3) Drain->Gate擊穿:這個(gè)主要是Drain和Gate之間的Overlap導致的柵極氧化層擊穿,這個(gè)有點(diǎn)類(lèi)似GOX擊穿了,當然它更像Poly finger的GOX擊穿了,所以他可能更c(diǎn)are poly profile以及sidewall damage了。當然這個(gè)Overlap還有個(gè)問(wèn)題就是GIDL,這個(gè)也會(huì )貢獻Leakage使得BV降低。

上面講的就是MOSFET的擊穿的三個(gè)通道,通常BV的case以前兩種居多。

上面講的都是Off-state下的擊穿,也就是Gate為0V的時(shí)候,但是有的時(shí)候Gate開(kāi)啟下Drain加電壓過(guò)高也會(huì )導致?lián)舸┑,我們稱(chēng)之為On-state擊穿。這種情況尤其喜歡發(fā)生在Gate較低電壓時(shí),或者管子剛剛開(kāi)啟時(shí),而且幾乎都是NMOS。所以我們通常WAT也會(huì )測試BVON,

不要以為很奇怪,但是測試condition一定要注意,Gate不是隨便加電壓的哦,必須是Vt附近的電壓。(本文開(kāi)始我貼的那張圖,Vg越低時(shí)on-state擊穿越低)

有可能是Snap-back導致的,只是測試機臺limitation無(wú)法測試出標準的snap-back曲線(xiàn)。另外也有可能是開(kāi)啟瞬間電流密度太大,導致大量電子在PN結附近被耗盡區電場(chǎng)加速撞擊。
本文地址:http://selenalain.com/thread-165945-1-1.html     【打印本頁(yè)】

本站部分文章為轉載或網(wǎng)友發(fā)布,目的在于傳遞和分享信息,并不代表本網(wǎng)贊同其觀(guān)點(diǎn)和對其真實(shí)性負責;文章版權歸原作者及原出處所有,如涉及作品內容、版權和其它問(wèn)題,我們將根據著(zhù)作權人的要求,第一時(shí)間更正或刪除。
您需要登錄后才可以發(fā)表評論 登錄 | 立即注冊

相關(guān)視頻

關(guān)于我們  -  服務(wù)條款  -  使用指南  -  站點(diǎn)地圖  -  友情鏈接  -  聯(lián)系我們
電子工程網(wǎng) © 版權所有   京ICP備16069177號 | 京公網(wǎng)安備11010502021702
快速回復 返回頂部 返回列表
午夜高清国产拍精品福利|亚洲色精品88色婷婷七月丁香|91久久精品无码一区|99久久国语露脸精品|动漫卡通亚洲综合专区48页