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在嵌入式系統中，傳統的SDRAM接口電路設計模式是系統主控芯片直接驅動(dòng)所有內存芯片的地址／控制信號。當內存芯片數量較多時(shí)，這類(lèi)直接驅動(dòng)的設計會(huì )出現因主控芯片的地址／控制信號驅動(dòng)能力不足，而導致系統內存工作不穩定的問(wèn)題。Registered SDRAM是指具有地ti／控制信號鎖存電路的SDRAM模塊，特點(diǎn)是系統主控芯片的地址／控制信號不直接驅動(dòng)內存芯片，而是通過(guò)地址／控制信號鎖存電路驅動(dòng)內存芯片的地址／控制信號。Registered SDRAM模式降低了主控制芯片地址／控制信號直接驅動(dòng)的邏輯門(mén)數，同時(shí)提高了系統SDRAM接口電路的負載能力。當系統的內存芯片數量較多時(shí)，Regis_tered SDRAM是一種較好的設計方法。 1 Reqistered SDRAM的工作原理 在Registered SDRAM模式下，當主控芯片對SDRAM芯片進(jìn)行訪(fǎng)問(wèn)時(shí)，數據總線(xiàn)信號(DATA)要比傳統模式多延遲一個(gè)時(shí)鐘周期。以主控芯片對SDRAM芯片進(jìn)行單字節寫(xiě)時(shí)的操作時(shí)序為例，對兩種模式進(jìn)行對比說(shuō)明，其他時(shí)序的對比不再詳述。 對比圖1、圖2的時(shí)序可知，在主控芯片對SDRAM總線(xiàn)發(fā)起操作(以CS、CDRAS同時(shí)為低電平的時(shí)刻為發(fā)起時(shí)間)到數據總線(xiàn)(DATA)的信號(DO)有效期間，傳統模式為2個(gè)時(shí)鐘周期，Registered SDRAM模式為3個(gè)時(shí)鐘周期。Registered SDRAM模式在硬件電路上采用地址／控制信號，要先經(jīng)過(guò)鎖存電路的鎖存再延遲一個(gè)時(shí)鐘周期輸出的方法，消除這一時(shí)鐘周期的差異。 典型Registered SDRAM接口電路由二部分組成：地址／控制信號鎖存電路與時(shí)鐘擴展電路。地址／控制信號鎖存電路通常由2片多通道D觸發(fā)鎖存芯片構成。該電路將主控芯片SDRAM接口的控制信號(CS，DQM[O：7]，SDRAS，SDCAS。CKE，WE)和地址信號(ADDR)進(jìn)行鎖存，并將鎖存后輸出的信號與所有內存芯片相對應的地址／控制信號輸入端連接。鎖存時(shí)鐘由時(shí)鐘擴展電路產(chǎn)生。在鎖存時(shí)鐘的上升沿對地址／控制信號進(jìn)行鎖存。地址／控制信號鎖存電路的另一功能，是對主控芯片與SDRAM芯片之間的連接進(jìn)行電氣隔離，使主控制芯片地址／控制信號直接驅動(dòng)的邏輯門(mén)數得到降低，從而提高系統SDRAM接口電路的驅動(dòng)能力。 時(shí)鐘擴展電路的功能是對主控制芯片輸出的SDRAM時(shí)鐘進(jìn)行擴展，即將輸入的一路SDRAM時(shí)鐘信號，擴展為多路同頻時(shí)鐘輸出。其中一路輸出時(shí)鐘作為反饋時(shí)鐘，反饋給時(shí)鐘擴展芯片的反饋時(shí)鐘輸入端；另外兩路輸出時(shí)鐘作為地址／控制信號鎖存電路的鎖存時(shí)鐘，分別驅動(dòng)2片鎖存芯片；其他輸出時(shí)鐘分別輸出給不同的SDRAM芯片。原則上，每片SDRAM芯片均有獨立的輸入時(shí)鐘。在時(shí)鐘擴展電路中，可以通過(guò)調節各時(shí)鐘的對地由容值．對各時(shí)鐘間的相關(guān)系進(jìn)行調整。 對SDRAM芯片而言，Registered SDRAM模式的操作時(shí)序與傳統模式的操作時(shí)序是等同的。這是因為在Regigtered SDRAM模式下，雖然數據信號較地址／控制信號延遲1個(gè)時(shí)鐘周期，但因地址／控制信號要先經(jīng)過(guò)鎖存電路的鎖存再延遲1個(gè)時(shí)鐘周期輸出，因此數據信號與地址／控制信號能同時(shí)有效到達SDRAM芯片。這一能同時(shí)有效到達的特性與傳統模式的時(shí)序特性是相同的。 2 Registered SDRAM接口電路芯片簡(jiǎn)介 2.1 CDCF2510A CDCF2510A為T(mén)I公司生產(chǎn)的低skew(skew<%26;#177;125ps)、低抖動(dòng)(jitte_cyc_cyc<士70 ps)的PLL時(shí)鐘驅動(dòng)器。工作頻率范圍為25～140 MHz�？蓪�1路輸入時(shí)鐘擴展為10路同頻輸出時(shí)鐘，同時(shí)具有輸出時(shí)鐘反饋功能。該芯片主要用于SDRAM接口的時(shí)鐘擴展。芯片的內部邏輯電路如圖3所示。 圖3所示的CLK為輸入時(shí)鐘；1Y0～1Y9為10路輸出擴展時(shí)鐘；FBOUT、FBIN分別為反饋時(shí)鐘的輸出腳與輸入腳；G為擴展時(shí)鐘輸出允許控制腳，高電平有效。 2.2 74ALVCF 162835APA 74ALvcFl62835APA為多通道D鎖存器。設計采用Fairchild公司的產(chǎn)品。該芯片可同時(shí)鎖存18位的輸入信號。在供電電壓為3．O～3．6 V時(shí)，鎖存延遲tpd(CLK鎖存開(kāi)始到數據輸出有效的時(shí)間)最大為3．7 ns。 3 Registered SDRAM在MPC8241嵌入式系統中的設計實(shí)現 MPC8241為摩托羅拉公司生產(chǎn)的較高性能32位嵌入式CPU，內部主要集成了32位PCI總線(xiàn)接口，SDRAM接口以及可與Flash芯片或簡(jiǎn)單邏輯接口芯片(如UART控制芯片)等連接的外圍總線(xiàn)。其SDRAM接口可工作于多種模式。本設計采用Registered SDRAM模式且對系統提供128 MB內存，設計的SDRAM時(shí)鐘為1OO MHz。 對128 MB的內存，因MPC8241的SDRAM接口數據總線(xiàn)寬度為64位，所以采用4片16M%26;#215;16數據位的內存芯片，且芯片直接貼裝在PCB板上的方式實(shí)現。100MHz時(shí)鐘由．MPC8241產(chǎn)生，經(jīng)時(shí)鐘擴展電路擴展之后連接到電路中的其他芯片。硬件電路簡(jiǎn)圖如圖5所示。 圖5中的內存接口電路由二部分組成：地址／控制信號鎖存電路與時(shí)鐘擴展電路。 3.1 地址／控制信號鎖存電路 該電路是將MPC824l的SDRAM接口輸出地址信號和控制信號利用2片74ALVCFl62835APA進(jìn)行鎖存，并將鎖存輸出信號與所有內存芯片對應腳連接。2片鎖存芯片的設計電路如圖6、圖7所示。 在圖6和圖7中，U2與U3的右側信號與MPC8241對應信號相連接，左側的信號與4片內存芯片的地址／控制信號引腳連接。U2與U3分別利用鎖存時(shí)鐘R_CLK0和R_CLKl的上升沿對輸入信號進(jìn)行鎖存。2片鎖存芯片的OE、LE腳均設計為低。 內存芯片與MPC8241之間的信號連接如表1所列。 在電路設計時(shí)，信號(RCSO、RAO～RAl2、RBA0、RBAl、RRAS、RCAS、RWE、RCKE）與所有內存芯片對應引腳連接。數據信號RDQ0～RDQ63以8位為一組分配給4片內存芯片。 3.2時(shí)鐘擴展電路 時(shí)鐘擴展電路如圖8所示。該電路將MPC8241輸出的SDRAM時(shí)鐘信號CKl通過(guò)時(shí)鐘擴展芯片(CDCVF25I0A)進(jìn)行同頻時(shí)鐘擴展，即將l路SDRAM時(shí)鐘信號CKl擴展為6路時(shí)鐘輸出。其中4路輸出時(shí)鐘(PCLK0～PCLK3)分別輸出給4顆內存芯片。另外2路時(shí)鐘(R_CI，K0，R_CLKl)分別與2片鎖存芯片的鎖存時(shí)鐘輸入腳連接，作為地址／控制信號鎖存電路的鎖存時(shí)鐘；同時(shí)，輸出反饋時(shí)鐘與芯片時(shí)鐘反饋輸入端連接。 4 原理設計與布局布線(xiàn)規則 與傳統的SDRAM接口電路相比．Registered SDARM電路對線(xiàn)路電氣參數的設計約束相對寬松，設計時(shí)基本不用考慮主控芯片的驅動(dòng)能力；但因Registered SDRAM也是較高速的接口電路，因此其電路設計也應遵循一定的規則，以保證設計電路的可靠性和穩定性。 (1)原理設計規則 ①在各芯片的時(shí)鐘輸入端設計相位調節電容，電容值可設置為10pF，可根據實(shí)測數據調整。 ②在各SDRAM芯片的數據引腳，分別設計串接匹配電阻。匹配電阻值可設置為l0Ω。 ③每片鎖存芯片的鎖存時(shí)鐘分別采用時(shí)鐘擴展電路的不同輸出時(shí)鐘。 ④每片SDRAM芯片的輸入時(shí)鐘分別采用時(shí)鐘擴展電路的不同輸出時(shí)鐘。 ⑤在時(shí)鐘擴展芯片的時(shí)鐘輸出腳設計串接匹配電阻。匹配電阻值可設置為l0Ω。 ⑥鎖存芯片的輸出端設計串接匹配電阻。匹配電阻值可設置為lOΩ。 (2)布線(xiàn)規則 ①SDRAM數據線(xiàn)：MPC824l到同-SDRAM芯片的數據信號走線(xiàn)需要進(jìn)行等長(cháng)控制，長(cháng)度誤差控制在士5％之內。 ②SDRAM地址／控制線(xiàn)：鎖存芯片到同-SDRAM芯片的地址／控制信號走線(xiàn)需要進(jìn)行等長(cháng)控制，長(cháng)度誤差控制在士5％之內。 ③時(shí)鐘擴展電路輸出到鎖存芯片的2路鎖存時(shí)鐘，其走線(xiàn)需要進(jìn)行等長(cháng)控制，長(cháng)度誤差控制在士l.27mm之內。 ④時(shí)鐘擴展電路輸出到SDRAM芯片的4路時(shí)鐘，其走線(xiàn)需要進(jìn)行等長(cháng)控制，長(cháng)度誤差控制在士l.27 mm之內。 ⑤鎖存芯片到SDRAM芯片的地址／控制信號與時(shí)鐘擴展電路到相應SDRAM芯片的時(shí)鐘走線(xiàn)長(cháng)度基本等長(cháng)，長(cháng)度誤差控制在%26;#177;5％以?xún)取?br /> ⑥時(shí)鐘擴展電路反饋時(shí)鐘走線(xiàn)長(cháng)度與時(shí)鐘擴展電路到SDRAM芯片的時(shí)鐘平均走線(xiàn)長(cháng)度基本等長(cháng)，長(cháng)度誤差控制在士l0％以?xún)取?br /> ⑦M(jìn)PC824l與SDRAM芯片之間的數據線(xiàn)、地址線(xiàn)、控制線(xiàn)以及時(shí)鐘線(xiàn)的走線(xiàn)長(cháng)度基本等長(cháng)，長(cháng)度誤差控制在%26;#177;10%以?xún)取?br /> (3)布局規則 ①所有相位調節電容靠近接收端放置。 ②所有時(shí)鐘串接匹配電阻靠近發(fā)送端放置。 ③SDRAM芯片數據引腳的串接匹配電阻靠近SDRAM芯片。 ④鎖存芯片輸出端的串接匹配電阻靠近輸出端放置。 (4)其他設計規則 ①各走線(xiàn)須進(jìn)行阻抗控制，即單端線(xiàn)按50Ω阻抗進(jìn)行控制。 ②芯片的電源腳須設汁退耦電容，容值可取O.1μF。原則上，每個(gè)電源腳均須設計一退耦電容且布局時(shí)盡可能靠近電源腳。 ③完整的地層和電源層，至少應保證完整的地層。 ④時(shí)鐘信號盡量走內層，以減小EMI。 5 設計電路的調試 按照上述規則設計的硬件電路，通常只需對相位調節電容值略作調整即可實(shí)現在100 MHz的SDRAM時(shí)鐘下穩定工作。相位調節電容值的范圍一般為5"15pF。若時(shí)序參數的裕量足夠，相位調節電容也可不焊接。 結 語(yǔ) 上述內容對在同類(lèi)型的嵌入式系統中進(jìn)行Regis-tered SDRAM電路設計有一定的參考價(jià)值。Registered內存設計方法是一種較好的大容量?jì)却嬖O計方法，在高性能計算機上已經(jīng)得到廣泛應用，但在嵌入式系統中還不為大多數科研工作者所熟悉。這里，推薦給各位同行，期望共同探討。 |
