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隨著(zhù)目前數字技術(shù)的發(fā)展，多通道數據的高速采集處理獲得了廣泛的應用，面對大的數據吞吐量，往往需要共享一塊大的緩存空間(外掛的大容量存儲SDRAM或是DDR)。而大多時(shí)候多通道之間的實(shí)時(shí)數據流量并不一定平衡。這樣必須有一套合理多通道復用仲裁方法，達到整個(gè)數據存儲效率最大化，用最小的存儲空間達成最大的平均吞吐。 外部高速緩存的基本讀寫(xiě)流程描述 外部緩存SDRAM (DDR)由于讀寫(xiě)共用一個(gè)物理接口，所以讀寫(xiě)需要分時(shí)產(chǎn)生，讀時(shí)不能寫(xiě)，寫(xiě)時(shí)不能讀。而且對于易失性存儲設備(掉電數據丟失)，必須對內部數據定時(shí)刷新操作，同時(shí)在讀寫(xiě)開(kāi)始和完成時(shí)進(jìn)行打開(kāi)和關(guān)閉行操作，這樣就使每一次的讀寫(xiě)占用很多控制開(kāi)銷(xiāo)，使得底層操作效率不高，但這是易失性存儲的特點(diǎn)，也就是剛性開(kāi)銷(xiāo)，所以對于整個(gè)系統的存儲效率提升，外部數據流控和仲裁策略的設計就尤為關(guān)鍵。 基于FPGA的多通道仲裁設計總體結構 基于FPGA的多通道仲裁設計總體結構如圖1所示。 圖1邏輯處理多通道數據流程結構 使用場(chǎng)景描述 典型應用場(chǎng)景，主機通過(guò)軟件和邏輯處理部分進(jìn)行數據交互，交互包括發(fā)送數據處理和接收數據處理兩部分(發(fā)送和接收都是想對于HOST主機來(lái)講的)。 (1)發(fā)送處理部分:邏輯接收HOST主機的數據，然后根據仲裁邏輯的優(yōu)先級策略分通道寫(xiě)入SDRAM (DDR)中進(jìn)行緩存(寫(xiě)操作)，在發(fā)送的下游數據接口，仲裁邏輯再從SDRMA(DDR)中讀取數據發(fā)送到相應的通道出口中去 (2）接收處理部分︰邏輯從外部接口收到多通道數據,然后根據仲裁模塊發(fā)出的仲裁優(yōu)先級順序將數據分通道寫(xiě)入SDRAM (DDR)中存儲，在邏輯和主機HOST接口端，仲裁模塊從SDRAM (DDR)中讀出各通道數據送給HOST主機處理。 |
| 外部緩存SDRAM (DDR)由于讀寫(xiě)共用一個(gè)物理接口，所以讀寫(xiě)需要分時(shí)產(chǎn)生，讀時(shí)不能寫(xiě)，寫(xiě)時(shí)不能讀。而且對于易失性存儲設備(掉電數據丟失)，必須對內部數據定時(shí)刷新操作，同時(shí)在讀寫(xiě)開(kāi)始和完成時(shí)進(jìn)行打開(kāi)和關(guān)閉行操作， |
| 這樣就使每一次的讀寫(xiě)占用很多控制開(kāi)銷(xiāo)，使得底層操作效率不高，但這是易失性存儲的特點(diǎn)，也就是剛性開(kāi)銷(xiāo)，所以對于整個(gè)系統的存儲效率提升，外部數據流控和仲裁策略的設計就尤為關(guān)鍵。 |
