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作者： Antonio R. Sumagpang Jr. Francis Ann B. Llana Ernani D. Padilla 意法半導體卡蘭巴工廠(chǎng)封裝制造部 摘要 本文探討一套解決芯片單元級電測試過(guò)程電源電流失效問(wèn)題的方法。當采用QFN-MR(四邊扁平無(wú)引線(xiàn)–多排引腳封裝)的BiCMOS (雙極互補金屬氧化物半導體)芯片進(jìn)入量產(chǎn)預備期時(shí)，電源電流失效是一個(gè)進(jìn)退維谷的制造難題。 本文介紹了數種不同的失效分析方法，例如，數據分析、實(shí)驗設計(DOE)、流程圖分析、統計輔助分析和標桿分析，這些分析方法對確定問(wèn)題的根源有很大的幫助，然后使用統計工程工具逐步濾除可變因素。 本項目找到了電流失效問(wèn)題的根源，并采用了相應的解決措施，使電源電流失效發(fā)生率大幅降低，與主要競爭對手旗鼓相當。最終，這個(gè)項目只通過(guò)優(yōu)化公司內部資源，就提高了封裝測試總體良率，而沒(méi)有增加額外制造成本。 這些改進(jìn)措施還提高了產(chǎn)品質(zhì)量，降低了客戶(hù)投訴質(zhì)量問(wèn)題的風(fēng)險。在全部解決措施落實(shí)到位后，隨著(zhù)量產(chǎn)成功，該項目節省制造成本38.25萬(wàn)美元。 下載全文： 
高成本效益的實(shí)用系統方法解決QFN-mr BiCMOS器件單元測試電源電流失效問(wèn)題.pdf
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