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該解決方案結合Virtuoso平臺與Allegro及Sigrity技術(shù)，進(jìn)一步簡(jiǎn)化設計流程，大幅提高設計效率，縮短設計周期 楷登電子（美國Cadence公司）今日發(fā)布全新Cadence Virtuoso System Design Platform（Virtuoso系統設計平臺），結合Cadence Virtuoso平臺與Allegro 及Sigrity技術(shù)，打造一個(gè)正式的、優(yōu)化的自動(dòng)協(xié)同設計與驗證流程。多項跨平臺技術(shù)的高度集成幫助設計工程師實(shí)現芯片、封裝和電路板的同步和協(xié)同設計。這一過(guò)程在此之前只能通過(guò)手動(dòng)完成，全新Virtuoso系統設計平臺可以實(shí)現流程自動(dòng)化，大幅降低出錯概率，并將IC和封裝之間連接關(guān)系檢查比對（LVS）的時(shí)間由數天縮短至數分鐘。如需了解更多詳細內容，請訪(fǎng)問(wèn)www.cadence.com/go/virtuososdp。 迄今為止，硅技術(shù)的進(jìn)步一直游刃有余地推動(dòng)微電子產(chǎn)品的升級和更迭；但就在不久前，峰回路轉。鑒于現如今芯片、封裝和電路板的高度復雜性，無(wú)論使用硅材料與否，高性能系統設計都必不可少。這一趨勢下，越來(lái)越多的設計師希望在單一產(chǎn)品中集成多項異構技術(shù)，這不僅會(huì )影響IC性能和功能，也給半導體公司帶來(lái)了各種新挑戰。為解決這些難題，Cadence推出了全新跨平臺解決方案，實(shí)現封裝或模組的自動(dòng)化流程設計，并支持包含多顆基于不同工藝設計套件（PDKs)的IC及相應片外器件的情況。 Virtuoso系統設計平臺幫助IC設計師實(shí)現在IC驗證流程階段及早考慮系統級布局寄生，并將封裝／電路板級版圖互聯(lián)信息與IC版圖寄生電學(xué)模型結合，從而節省驗證時(shí)間。自動(dòng)生成“考慮系統效應”的電路原理圖后，設計師可以輕松打造用于最終電路級仿真的測試平臺。直到不久前，設計師還只能采用電子數據表和其他專(zhuān)門(mén)手段，通過(guò)耗時(shí)的手動(dòng)檢查來(lái)修正錯誤，這個(gè)過(guò)程至少需要數日之久；流程自動(dòng)化后，Virtuoso系統設計平臺徹底擯棄容易出錯的手動(dòng)流程，將系統級布局寄生模型與IC設計流程集成，將以往需要耗費數日的工作縮短至數分鐘。 “我們一直都在尋找更好的解決方案，以期實(shí)現Virtuoso IC設計團隊和Allegro封裝設計團隊更緊密的協(xié)作，”東芝存儲公司設計方法與基礎設施事業(yè)部經(jīng)理Toshihiko Himeno表示�！癈adence推出全新Virtuoso系統設計平臺，幫助我們設計功能強大的層次化原理圖，在完成IC和封裝布局的同時(shí)執行LVS檢查，并將程序庫的開(kāi)發(fā)流程自動(dòng)化。我們相信，這一全新解決方案可以幫助我們縮短設計周期。Virtuoso系統設計平臺不僅節約了寶貴時(shí)間，還擯棄了容易出錯的設計流程，確保正確流片�！� “現如今，隨著(zhù)芯片、封裝和電路板復雜性的不斷增加，獨立設計變得不再可行，”Cadence公司資深副總裁兼定制IC與PCB事業(yè)部總經(jīng)理Tom Beckley表示�！� Virtuoso系統設計平臺以最終產(chǎn)品為目標，提供涵蓋芯片、封裝和電路板設計的完整工作流程，旨在幫助客戶(hù)打造最佳系統和設備�；谠撈脚_，客戶(hù)可以利用包括射頻、模擬、及數字設備的多種異構IC，優(yōu)化設計，降低風(fēng)險，縮短產(chǎn)品上市時(shí)間。該創(chuàng )新解決方案是Cadence系統設計實(shí)現（System Design Enablement）戰略的另一關(guān)鍵成果�！� |
