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撰文：泛林集團半導體工藝整合總監Joseph Ervin 我們不斷向先進(jìn)的CMOS的微縮和新存儲技術(shù)的轉型，導致半導體器件結構的日益復雜化。例如，在3D NAND內存中，容量的擴展通過(guò)垂直堆棧層數的增加來(lái)實(shí)現，在保持平面縮放比例恒定的情況下，這帶來(lái)了更高深寬比圖形刻蝕工藝上的挑戰，同時(shí)將更多的階梯連接出來(lái)也更加困難。人們通過(guò)獨特的整合和圖案設計方案來(lái)解決工藝微縮帶來(lái)的挑戰，但又引入了設計規則方面的難題。 二維 (2D) 設計規則檢查 (DRC) 已不足以用來(lái)規范設計以達成特定性能和良率目標的要求。同時(shí)完全依賴(lài)實(shí)驗設計 (DOE) 來(lái)進(jìn)行工藝表征和優(yōu)化也變得難以操作。以往工程師通過(guò)運用DOE實(shí)驗來(lái)節省工藝研發(fā)的成本和時(shí)間，而現在他們需要進(jìn)行數以百計的DOE才能達到目的，這反而需要大量的時(shí)間和物料，包括晶圓。 此外，工藝步驟之間非直觀(guān)的交互作用，以及狹窄的工藝窗口，使得使用第一性原理建模來(lái)同時(shí)進(jìn)行性能提升和良率優(yōu)化變得尤為困難。因此需要對復雜工藝流程進(jìn)行三維建模理解，而虛擬制造建模平臺Coventor SEMulator3D®為此而生。 SEMulator3D能提供哪些功能？ 該軟件可從一系列標準單元工藝步驟中創(chuàng )建3D虛擬工藝整合模型，以模擬工藝流程。SEMulator3D使用完全整合的工藝流程模型，可以預測工藝更改對下游工藝步驟的影響，這在過(guò)去則需要在晶圓廠(chǎng)中依靠“先制造和后測試”的循環(huán)來(lái)實(shí)現。 例如，工程師可以使用該軟件對替換金屬柵極 (RMG) FinFET進(jìn)行快速建模，該元件使用先溝槽金屬硬掩模 (TFMHM) 后段制程 (BEOL) 與自對準通孔工藝 (SAV)。工程師在完成虛擬加工的3D模型之后，就可以進(jìn)行2D和3D的虛擬測量和電學(xué)性能參數提取。 該軟件的電學(xué)分析組件增加了電阻和電容提取功能，有助于理解工藝和設計靈敏度。該軟件提供了3D建模和驗證電學(xué)性能的快捷平臺。SEMulator3D中使用了有預測性的工藝模型和能精確匹配實(shí)際晶圓的3D結構，比其它孤立解決方案中使用的理想化幾何結構，更能精確地反映所制造的器件，從而具有更高的精度。 DRAM演示 該演示展現了該平臺如何根據刻蝕設備的性能參數（如材料的刻蝕選擇比和氣流流向通量分布）的變化對器件電學(xué)性能進(jìn)行建模，形象地說(shuō)明了虛擬制造的案例。簡(jiǎn)單的DRAM器件案例研究側重于對柵極刻蝕行為和刻蝕特征的研究，通過(guò)對其做合理設定來(lái)滿(mǎn)足預先設定的電學(xué)性能和良率目標。 該演示在虛擬制造中使用了典型的工作流程，包括四個(gè)步驟： 1. 一個(gè)標準工藝流程的建立，此藝流程支持工藝校準，然后生成具有預測性的3D結構模型。 2. 添加量測參數，以評價(jià)器件結構或電學(xué)行為。量測可能包括幾何尺寸測量、3D DRC（設計規則檢查）和電學(xué)參數測量。 3. 使用DOE（實(shí)驗設計）和校準。 4. 數據分析，包括對工藝實(shí)現和/或設計變更的敏感性分析。 標準工藝流程的建立 該演示的標準工藝流程面向2X DRAM。該工藝由Coventor根據公開(kāi)數據開(kāi)發(fā)，未使用客戶(hù)機密信息 
圖1：建立模型之后，電容器接觸點(diǎn)結果如圖所示。此時(shí)可以進(jìn)行電學(xué)分析，研究電容器的邊緣效應。 在本演示中，DRAM的有源區 (AA) 使用自對準四重圖形技術(shù) (SAQP) 和傾角20°的光刻-刻蝕-光刻-刻蝕 (LELE或LE2) 對多余的圖形進(jìn)行去除，其間距為28 nm。掩埋字線(xiàn)使用自對準雙重圖形化技術(shù) (SADP)，間距為40 nm，位線(xiàn)使用SADP，間距為44 nm。工藝流程在電容器接觸點(diǎn) (CC) 處結束，這使得軟件可以進(jìn)行電學(xué)分析，并能夠分析電容器中的邊緣效應。 添加重要度量 每個(gè)工藝步驟只需要幾個(gè)易于理解和校準的幾何和物理輸入參數。工作流程的下一步是確定重要量工藝參數。就像在實(shí)際的晶圓廠(chǎng)一樣，單元工藝參數，如沉積一致性、刻蝕的各向異性和選擇比，他們之間相互影響并與其它設計參數交互作用，最終以復雜的方式影響最終器件的結構。 SEMulator3D支持添加兩種幾何測量。第一種是虛擬測量，支持測量模型結構并驗證結構是否符合預期尺寸。第二種是結構搜索，相關(guān)步驟可以檢查整個(gè)3D模型或某些部分，以確定測量極值，如膜厚度、線(xiàn)寬和接觸面積的數值和位置。它還可以計算電網(wǎng)組件的數量，這有助于識別電網(wǎng)短路或開(kāi)路（圖2）。
圖2：虛擬測量步驟（頂部）可幫助測量結構，包括CD、刻蝕深度和薄膜厚度。結構搜索步驟（底部）可確定測量極值，并計算電網(wǎng)組件的數量，如識別網(wǎng)絡(luò )短路或開(kāi)路。 當幾何偏差的位置隨工藝的變化而變化時(shí)，結構搜索特別有用。例如，圖2顯示了CC和AA之間的接口最小面積。軟件將高亮顯示該位置，而該位置容易成為器件失效的故障點(diǎn)。 器件電學(xué)性能模擬 器件的電學(xué)性能參數可以通過(guò)器件電學(xué)性能模擬來(lái)提取。通過(guò)使用與圖2相同的模型，該演示可以在SEMulator3D中進(jìn)行器件電學(xué)仿真。
圖3：SEMulator3D可識別3D結構中的器件端口，并像TCAD中那樣仿真電學(xué)性能，但不需要進(jìn)行耗時(shí)的TCAD建模。 該軟件有助于識別3D結構中的器件的端口和電極，并模擬器件的特性，如溫度、帶隙和電子/孔遷移率。該軟件允許手動(dòng)和自動(dòng)識別節點(diǎn)（一個(gè)或多個(gè)連接在一起的引腳），初始電壓或電流可以與選定節點(diǎn)的電壓掃描一起設置。 圖3中的電學(xué)仿真示例顯示了兩個(gè)柵極、兩個(gè)源、一個(gè)漏和一個(gè)襯底。工程師可以自由設置偏置電壓或初始電壓以及電壓掃描，如DRAM示例偏置電壓表所示。 然后，工程師可以使用該軟件自動(dòng)提取重要電學(xué)性能指標，如一個(gè)電壓點(diǎn)上的閾值電壓 (Vth)、亞閾值擺幅 (SS)、漏致勢壘下降 (DIBL) 和開(kāi)啟電流 (ION)。這些功能無(wú)需耗時(shí)和嚴格的TCAD建模即可實(shí)現，同時(shí)可以體現3D工藝變化對電學(xué)性能的影響。 物理結構變化的影響 對由物理結構改變造成的影響的研究，首先需要檢查標準模型中的參數的設定，包括硬掩模CD/頂部CD、硅深度和氧化物深度。SEMulator3D使用以上參數構建模型然后提取對應的器件電學(xué)參數（包括Vt、ION、IOFF和亞閾值擺幅）（圖4，左側）。
圖4：研究標準模型（左側）的物理結構變化的影響。使用SEMulator3D（右側）進(jìn)行的實(shí)驗表明，氧化物深度和硅深度對CD變化的敏感性在20nm以上降低，而Vtsat敏感性在相同范圍內增加。 本研究的目的是將圖4中的硬掩模CD以2 nm的增量從12 nm變化至30 nm，同時(shí)監測其他結構參數，包括硅深度和氧化物刻蝕。此變化是通過(guò)更改流程早期工藝步驟來(lái)實(shí)現的，并且下游工藝步驟對模型更改的響應符合預測。 圖4（右側）顯示，硬掩模CD變化對柵極刻蝕具有非線(xiàn)性響應。氧化物深度和頂部硅深度對較小CD的頂部CD很敏感，但在較大CD上趨于飽和。另一方面，當CD高于20 nm標準值時(shí)，Vtsat值顯著(zhù)增加。因此，SEMulator3D的指標揭示了對單個(gè)物理結構變化的各種響應，有利于工程師研究物理結構變化對所選參數造成的影響。 識別重要的工藝步驟 下一步DOE，包括蒙特卡羅變異性研究，以確定重要的工藝步驟（圖5）。在參數變化研究中，采用了蒙特卡羅方法對DRAM字線(xiàn) (WL) 深度進(jìn)行變化。
圖5：SEMulator3D利用數百甚至數千次DOE試驗，使用回歸分析來(lái)識別對特定指標有顯著(zhù)影響的關(guān)鍵工藝參數。 WL工藝參數值是通過(guò)基于平均值或標準值和標準差的高斯分布隨機設置的。演示中選擇了50個(gè)實(shí)驗。然而，通常至少需要100個(gè)實(shí)驗才能獲得有意義的研究。 DOE的結果如圖6所示。DOE運行時(shí)，閾值電壓Vt在0.4837 V和0.5031 V之間變化。SEMulator3D的回歸分析有助于識別對閾值電壓影響顯著(zhù)的5個(gè)參數，這些參數的p值小于0.5，不支持原假設。注意，第一個(gè)參數（截距）被排除在本討論之外，因為它始終是列表的一部分。
圖6：工程師可以在SEMulator3D中分析任何量測結果，以識別重要參數，極端情況如上圖所示（紅色圈出）。 有待進(jìn)一步研究的五個(gè)最重要的因素是： • 柵極介電層厚度（最重要的參數） • 字線(xiàn)刻蝕深度和側墻厚度的交叉項 • 芯軸刻蝕深度和柵極厚度的交叉項 • 間隔氧化物厚度和拋光深度的交叉項，以及 • 柵極介電厚度和側墻厚度的交叉項。 線(xiàn)性回歸曲線(xiàn)的R方值 (r2) 為0.97882，說(shuō)明模型與數據吻合較好。柵極氧化層厚度與Vth圖顯示出很強的相關(guān)性，而芯棒間隔厚度與Vth圖則沒(méi)有相關(guān)性，因此可以認為它不是一個(gè)重要參數。 DOE的結果還可以幫助識別一些特殊情況，例如規格下限 (LSL) 到規格上限 (USL) 范圍之外的Vth，使工程師可以仔細檢查況并找到造成這種結果的工藝條件。 工藝優(yōu)化 為了從不同的角度進(jìn)行優(yōu)化，我們可以將電學(xué)性能作為研究的目標�？梢允褂秒妼W(xué)性能參數目標值作為工藝步驟優(yōu)化的目標。每個(gè)工藝步驟參數都可以改變，以尋找滿(mǎn)足電氣性能的條件。 根據所使用的制造設備，在軟件中定義了每個(gè)刻蝕行為的允許范圍。因此，可以根據材料的刻蝕選擇比、橫向比、聚合/錐度、濺射和離子通量分布等參數來(lái)定義刻蝕行為。利用DOE確定的重要輸入參數，輸入電學(xué)性能指標。 SEMulator3D采用直接優(yōu)化的方法，以確定WL刻蝕工藝中最佳刻蝕步驟行為的工藝參數，以滿(mǎn)足電學(xué)性能目標。校準工藝建議包括氧化層，硅和氮化層的刻蝕選擇比、氧化層和硅的刻蝕角度和選擇比等參數。 根據這些結果，可以通過(guò)工藝研究驗證是否存在滿(mǎn)足條件的電學(xué)性能，或者在此范圍內是否無(wú)法實(shí)現特定的電學(xué)性能。 虛擬工藝節省了成本和時(shí)間 由于工藝假設是在開(kāi)發(fā)早期甚至在硬件實(shí)現之前完成的，因此虛擬工藝無(wú)需制造真正的晶圓，即可驗證這些假設，節省了時(shí)間和費用。 該DRAM案例研究表明，通過(guò)在虛擬環(huán)境中執行大量的DOE和工藝變化研究，可以消除不相關(guān)DOE路徑的時(shí)間和成本，并快速實(shí)現性能和良率目標，從而加快產(chǎn)品上市時(shí)間。 |
