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SEMulator3D 工藝建模在開(kāi)發(fā)早期識別工藝和設計問(wèn)題，減少了開(kāi)發(fā)延遲、晶圓制造成本和上市時(shí)間 作者：泛林集團 Semiverse Solutions 部門(mén)半導體工藝與整合部經(jīng)理 Brett Lowe 現代半導體工藝極其復雜，包含成百上千個(gè)互相影響的獨立工藝步驟。在開(kāi)發(fā)這些工藝步驟時(shí)，上游和下游的工藝模塊之間常出現不可預期的障礙，造成開(kāi)發(fā)周期延長(cháng)和成本增加。本文中，我們將討論如何使用 SEMulator3D中的實(shí)驗設計 (DOE) 功能來(lái)解決這一問(wèn)題。 在 3D NAND 存儲器件的制造中，有一個(gè)關(guān)鍵工藝模塊涉及在存儲單元中形成金屬柵極和字線(xiàn)。這個(gè)工藝首先需要在基板上沉積數百層二氧化硅和氮化硅交替堆疊層。其次，在堆疊層上以最小圖形間隔來(lái)圖形化和刻蝕存儲孔陣列。此時(shí)，每層氮化硅（即將成為字線(xiàn)）的外表變得像一片瑞士奶酪。在這些工藝步驟中，很難實(shí)現側壁剖面控制，因為刻蝕工藝中深寬比較高，且存儲單元孔需要極大的深度。因此，刻蝕工藝中可能會(huì )出現彎折、扭曲等偏差。從堆疊層頂部到底部，存儲單元孔直徑和孔間隔可存在最高25%的偏差。 在存儲單元孔中沉積存儲單元材料后，在區塊外邊緣上圖形化和刻蝕一系列窄長(cháng)的狹縫溝槽。這第二次刻蝕暴露出狹縫溝槽側壁中的犧牲氮化硅后，對其從邊緣到中間進(jìn)行橫向刻蝕，直至完全去除。(1) 隨后，沉積阻擋層化合物內襯和導電金屬，填充氮化硅層邊緣到中間的空間。這一工藝會(huì )生成金屬柵極存儲器單元和字線(xiàn)。(2) 從外部存儲單元孔到狹縫溝槽內邊緣的距離稱(chēng)為“軌距”（如圖1）。該導通路徑提供一條沿字線(xiàn)外邊緣的低電阻傳導通路。字線(xiàn)很長(cháng)，通常等于存儲區塊的整個(gè)長(cháng)度。為了維持所需的存儲器開(kāi)關(guān)速度，需要對字線(xiàn)電阻進(jìn)行高度控制。 
圖1：虛擬模型實(shí)驗的俯視圖，每次實(shí)驗（a、b和c）設置不同的實(shí)驗條件。a) 模型中有較大存儲單元孔、有空隙、無(wú)字線(xiàn)導通路徑。字線(xiàn)空隙標紅。由于存儲單元孔間距較小，空隙引發(fā)封閉。b) 模型中有較大存儲單元孔、字線(xiàn)導通路徑正常、無(wú)空隙。c) 模型中有正常大小存儲單元孔、字線(xiàn)導通路徑正常。 我們使用 SEMulator3D 模型以更好地研究 3D NAND 中字線(xiàn)電阻的影響因素。該研究表明，僅因為去除了存儲單元孔中的導電材料，造成的 3D NAND 字線(xiàn)電阻遠大于預期值。這表明，去除犧牲氮化硅，或用導電金屬替換犧牲氮化硅的過(guò)程會(huì )形成空隙，從而增加字線(xiàn)電阻。SEMulator3D 虛擬模型顯示，如果存儲單元孔過(guò)大，或孔間隔過(guò)窄，通向字線(xiàn)內部的橫向沉積通路將被封閉，并在導電金屬中形成空隙（如圖2）。
圖2：SEMulator3D 虛擬模型展示了字線(xiàn)邊緣的三平面橫截面圖。金屬導體填充沒(méi)有從狹縫溝槽邊緣的封閉處持續到字線(xiàn)中心。電流僅通過(guò)內襯，從字線(xiàn)中心傳導到封閉處。 我們使用 SEMulator3D 工藝模型，以不同的存儲單元孔直徑、軌距和空隙定位，進(jìn)行了200次虛擬模型實(shí)驗。用 SEMulator3D 電性分析軟件包模擬了字線(xiàn)電阻，隨后從虛擬模型實(shí)驗中提取字線(xiàn)電阻，并繪制了電阻增加百分比與軌距、存儲單元孔徑增加和帶有空隙的對比圖（如圖3）。 圖3顯示了空隙形成對字線(xiàn)電阻的影響。如果比較無(wú)空隙時(shí)的字線(xiàn)電阻增加（紅線(xiàn)）和存在空隙時(shí)的字線(xiàn)電阻增加（藍線(xiàn)），空隙的影響比較明顯。不考慮存儲孔大小，空隙的存在使字線(xiàn)電阻增加了55%。增加外軌距后，存儲單元孔大小對字線(xiàn)電阻的影響減少200%，并將引入空隙對字線(xiàn)電阻的影響降低到可以忽略不計的程度。結果表明，字線(xiàn)電阻隨存儲孔大小增加而增加。
圖3：字線(xiàn)電阻增加（單位：百分比）與存儲單元孔直徑增加（單位：百分比）和軌距（單位：nm）的關(guān)系圖。紅線(xiàn)表示模型中包含字線(xiàn)空隙的結果（正確），藍線(xiàn)表示模型中刪除字線(xiàn)空隙并對其填充的結果（錯誤）。 隨著(zhù)軌距趨于零，迫使更多電流流入字線(xiàn)內部區域。當存儲孔尺寸增加時(shí)，空隙尺寸增加，低電阻導電金屬和較高電阻的阻擋層化合物內襯間的體積減�。ㄈ鐖D4）。當保留字線(xiàn)軌距時(shí)，字線(xiàn)電阻對存儲孔尺寸和金屬空隙的依賴(lài)降至最低。
圖4：虛擬模型實(shí)驗中的電流密度俯視圖，每項設定（如圖a、b和c所示）根據不同實(shí)驗有所變化（參閱圖1）。a) 導通路徑不連續，導致電流流入字線(xiàn)內部。b) 存儲孔大小與圖a中的一致，但較寬的導通路徑使電流沿著(zhù)字線(xiàn)外邊緣流動(dòng)。c) 字線(xiàn)軌距產(chǎn)生更均勻的電流密度圖形。 使用 SEMulator3D 空隙定位，虛擬模型可以在不考慮存儲孔大小的情況下，預測空隙對字線(xiàn)電阻的影響。在實(shí)際的硅晶圓工藝中，沒(méi)有辦法在 3D NAND 工藝開(kāi)發(fā)中對空隙形成和存儲單元孔大小進(jìn)行分離實(shí)驗。SEMulator3D 可實(shí)現晶圓廠(chǎng)中很難或者不可能進(jìn)行的實(shí)驗。 我們用 SEMulator3D 工藝建模模擬了 3D NAND 字線(xiàn)形成工藝。我們觀(guān)察到，上游存儲單元空隙模塊會(huì )對下游字線(xiàn)形成模塊產(chǎn)生負面影響，并導致字線(xiàn)電阻的急劇增加。通過(guò)虛擬模型，我們得以模擬上游和下游模塊間存在的問(wèn)題，并用多次實(shí)驗探索潛在的解決方案（在我們的案例中，解決方案涉及設計上的調整）。SEMulator3D 工藝建�？梢栽陂_(kāi)發(fā)早期識別工藝和設計問(wèn)題，其間無(wú)需大量的硅晶圓實(shí)驗，這減少了開(kāi)發(fā)延遲、晶圓制造成本和上市時(shí)間。 參考資料： [1] Handy, “An Alternative Kind of Vertical 3D NAND String”, Jim Handy, Objective Analysis, on Semiconductor Memories, Nov 8, 2013. [2] A. Goda, “Recent Progress on 3D NAND Flash Technologies”, Electronics2021, 10(24), 3156. |
