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先學(xué)習基本的Verilog HDL或者VHDL 語(yǔ)言,能靈活使用Modelsim仿真,掌握基本的語(yǔ)法;
學(xué)習使用開(kāi)發(fā)環(huán)境,如ISE 或者quartus.
熟悉xilinx 或者quartus的FPGA的硬件資源,如時(shí)鐘,BRAM等,理解其基本結構。
編寫(xiě)基本的簡(jiǎn)單代碼,先綜合完全通過(guò)。
繼續編寫(xiě)復雜一點(diǎn)的程序,綜合后的結構是否和設計的一致,什么是優(yōu)先級的設計,什么是并行設計,什么情況下使用時(shí)序邏輯,什么使用組合邏輯,
能夠解決一些基本的,根據警告信息或者錯誤提示,進(jìn)行合理的更改,提出解決辦法。
時(shí)鐘同步,FIFO,DCM,各種基本的IPCORE;復雜的GTX,GTH等。
耐心閱讀供應商的提供的各種英文原版文檔,這樣你能系統深入的理解各種情況,能夠使你思路清楚,遇到什么情況,是什么原因,知識上更加系統;主要是耐心嚴謹的閱讀文檔和實(shí)踐相結合。 |
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