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2020年，新冠疫情席卷全球。以數字化為基礎的新常態(tài)成為工作、生活的重要方式。對數字化的強勁需求使得全球集成電路/半導體跨越式增長(cháng)。此外，隨著(zhù)5G、AI、IOT、汽車(chē)電子等新技術(shù)與應用場(chǎng)景的爆發(fā)式增長(cháng)，全球的半導體芯片供不應求，如何提升IC設計、驗證的效能，以及實(shí)現快速敏捷的復雜系統設計及仿真成為行業(yè)共同面對的課題。 2021年 Siemens EDA系列線(xiàn)上技術(shù)研討會(huì )隆重登場(chǎng)。首場(chǎng)研討會(huì )將以“AI Megachip”為主題，于5月28日開(kāi)啟，將有多位專(zhuān)業(yè)講師進(jìn)行線(xiàn)上分享電子設計困局及破解之道，助力產(chǎn)業(yè)界應對日益復雜的電子設計和創(chuàng )新的挑戰。 芯片危機倒逼電子設計效率提升 半導體工藝向極限演進(jìn)，使得芯片開(kāi)發(fā)對失敗容忍度越來(lái)越低，這給IC 設計學(xué)科提出了嚴峻的挑戰。目前芯片設計面臨諸多問(wèn)題，例如：設計早期，會(huì )有潛在的系統級性能問(wèn)題，在手動(dòng)編碼的 RTL 設計方法中，這些問(wèn)題往往要到很晚才能發(fā)現，在項目后期，開(kāi)發(fā)團隊經(jīng)常陷入窘境，不得不在削減重要功能、尋找更多資源和延誤進(jìn)度之間進(jìn)行艱難權衡。 為了應對大型SOC設計帶來(lái)的挑戰，層次化DFT被用作一種分而治之的方法，但是，僅僅依靠層次化DFT本身已不足以滿(mǎn)足要求，從而設計師不得不在實(shí)現工作量與制造測試成本之間做出折衷。極大掣肘產(chǎn)品品質(zhì)的提升及導入市場(chǎng)速度。 傳統軟件仿真工具已經(jīng)無(wú)法滿(mǎn)足工程師對仿真時(shí)間效益的需求，要想在專(zhuān)注于創(chuàng )新設計的同時(shí)跟上回歸測試的運行和維護步伐，已變得極具挑戰性。開(kāi)發(fā)團隊和QA工程師亟需有效的驗證策略、工具和測試環(huán)境，從而以更高的效率縮短產(chǎn)品的市場(chǎng)導入周期。 Siemens EDA致力于發(fā)展電子設計自動(dòng)化技術(shù)，從芯片設計端一路延伸至系統產(chǎn)品端，擁有完整的集成式驗證平臺，可以滿(mǎn)足不同設計階段的驗證要求。面對芯片設計的挑戰，協(xié)助客戶(hù)全面提高設計品質(zhì)，加速產(chǎn)品導入市場(chǎng)。 效能提升應對Megachip未來(lái)挑戰 傳統仿真工具已經(jīng)無(wú)法滿(mǎn)足工程師對仿真時(shí)間效益的需求，必須借助新的仿真工具及有效利用硬件仿真加速技術(shù)特有的高速、高可見(jiàn)性與準確性等優(yōu)勢，來(lái)提升驗證效率，讓設計在驗證復雜度指數型上升的背景下，仍能得心應手地應對巨型SoC開(kāi)發(fā)任務(wù)。這也是本次“AI Megachip”主題技術(shù)研討的探討方向。 下面，小編稍稍劇透一些本次大會(huì )的精彩內容： · 使用HLS方法學(xué)對AI設計的系統級性能進(jìn)行早期設計和驗證 圍繞 Catapult 構建 HLS 設計和驗證流程，大幅加快硬件設計的速度。 · 著(zhù)力提升初始RTL的設計質(zhì)量 提升初始RTL設計質(zhì)量，提高計劃的可預測性，降低成本。 · 針對復雜芯片測試的一種高效的數據封裝網(wǎng)絡(luò ) 利用Tessent Streaming Scan Network (SSN)，工程師第一次能夠使用真實(shí)、有效的自下而上式的流程來(lái)實(shí)現 DFT。 · 機器學(xué)習應用程序以確保質(zhì)量 構建數據驅動(dòng)的測試框架。 · 藉由 Calibre Recon 來(lái)強化設計者工作效率，縮短芯片驗證周期 設計師透過(guò)Calibre nmDRC Recon 和Calibre nmLVS Recon，快速找出問(wèn)題根源，加快重新設計并縮短芯片制造時(shí)間。 · 完備的硬件輔助驗證平臺 高效利用Veloce平臺強大的軟硬件實(shí)力加速設計和驗證過(guò)程并精準定位潛在問(wèn)題。 更多不容錯過(guò)的精彩內容，期待與您分享，掃描海報中二維碼即刻報名，與專(zhuān)業(yè)講師線(xiàn)上對話(huà)！ 
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