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引言 DDR接口速率越來(lái)越高，每一代產(chǎn)品都在挑戰工藝的極限，對DDR PHY的訓練要求也越來(lái)越嚴格。本文從新銳IP企業(yè)芯耀輝的角度，談?wù)凞DR PHY訓練所面臨的挑戰，介紹芯耀輝DDR PHY訓練的主要過(guò)程和優(yōu)勢，解釋了芯耀輝如何解決DDR PHY訓練中的問(wèn)題。 DDR PHY訓練簡(jiǎn)介 高可靠性是系統級芯片SoC重要的質(zhì)量和性能要求之一。SoC的復雜在于各個(gè)IP模塊都對其產(chǎn)生至關(guān)重要的影響。從芯耀輝長(cháng)期服務(wù)客戶(hù)的經(jīng)驗來(lái)看，在客戶(hù)的SoC設計中，訪(fǎng)問(wèn)DDR SDRAM是常見(jiàn)的需求，所以DDR PHY則成為了一個(gè)非常關(guān)鍵的IP，其能否穩定可靠的工作決定了整個(gè)SoC芯片的質(zhì)量和可靠性。 制定DDR協(xié)議的固態(tài)技術(shù)協(xié)會(huì )（JEDEC）標準組織并沒(méi)有在規范中要求動(dòng)態(tài)隨機存取存儲器（DRAM）需要具備調整輸入輸出信號延時(shí)的能力，于是通常DDR PHY就承擔起了輸入和輸出兩個(gè)方向的延時(shí)調整工作，這個(gè)調整的過(guò)程稱(chēng)為訓練（training）。訓練是為了使DDR PHY輸出信號能符合固態(tài)技術(shù)協(xié)會(huì )標準的要求，DDR PHY通過(guò)調節發(fā)送端的延遲線(xiàn)（delay line），讓DRAM顆粒能在接收端順利地采樣到控制信號和數據信號；相對應的，在DDR PHY端，通過(guò)調整內部接收端的延遲線(xiàn)，讓DDR PHY能順利地采樣到DRAM顆粒的輸出信號。從而在讀寫(xiě)兩個(gè)方向，DDR接口都能穩定可靠地工作。 
圖1：DDR PHY承擔了輸入和輸出兩個(gè)方向的延時(shí)調整工作 然而，隨著(zhù)DDR工作頻率提高，DDR PHY訓練的準確性和精度要求也隨之提高。訓練的準確性和精度決定了DDR系統能否穩定可靠地工作在較高的頻率。 DDR PHY訓練所面臨的挑戰 DDR訓練的種類(lèi)繁多，每個(gè)訓練的結果都不能出錯。同時(shí)固態(tài)技術(shù)協(xié)會(huì )定義的訓練序列都比較單一，如果只使用這些默認序列的話(huà)，訓練結果在實(shí)際工作中并不是一個(gè)最優(yōu)值。 目前絕大多數DDR PHY都采用硬件訓練的方式，如果硬件算法有問(wèn)題，會(huì )導致訓練出錯，DDR無(wú)法正常穩定地工作，導致整個(gè)SoC的失敗。同時(shí)，硬件訓練模式很難支持復雜的訓練序列和訓練算法，從而無(wú)法得到訓練結果的最優(yōu)解。 芯耀輝的DDR PHY采用軟硬件結合的固件（firmware）訓練方式跳出了上述DDR PHY訓練模式的固定思維。 芯耀輝DDR PHY在訓練上的優(yōu)勢 解決寫(xiě)入均衡（write leveling）的難題 寫(xiě)入均衡是為了計算出flyby結構下命令通路和數據通路的走線(xiàn)延遲的差值，在DDR PHY中把這個(gè)差值補償到數據通路上，從而最終讓數據通路和命令通路的延遲達到一致。
圖2：DDR flyby拓撲結構示意圖 在實(shí)際的應用中，命令（command）路徑上的延時(shí)會(huì )超過(guò)數據（DQ）路徑的延時(shí)。假設路徑差值 = 命令路徑延時(shí) – 數據路徑延時(shí)，一般路徑差值在0～5個(gè)時(shí)鐘周期之間�？梢园崖窂讲钪捣譃檎麛挡糠趾托挡糠郑▎挝皇�0.5個(gè)時(shí)鐘周期）。
圖3：命令路徑延時(shí)、數據路徑延時(shí)和路徑差值 根據固態(tài)技術(shù)協(xié)會(huì )標準（如JESD79-4C）的寫(xiě)入均衡的要求，DRAM在寫(xiě)入均衡模式下會(huì )用DDR PHY發(fā)送過(guò)來(lái)的DQS沿去采樣CK，并把采樣的值通過(guò)DQ返回給DDR PHY。
圖4：寫(xiě)入均衡模式下調整DQS時(shí)延的示意圖 通過(guò)該訓練，DDR PHY可以計算出命令與數據路徑延時(shí)差值的小數部分，卻沒(méi)有辦法訓練出命令與數據路徑延時(shí)差值的整數部分（把DQS多延遲一個(gè)時(shí)鐘周期或者少延遲一個(gè)時(shí)鐘周期，用DQS采樣CK的采樣值是相同的）。 為了解決這個(gè)問(wèn)題，通常會(huì )根據版圖設計估算出大概的路徑差值，從而自行得到路徑差值的整數部分，直接配置到DDR PHY的寄存器中。這種做法在頻率比較低、量產(chǎn)一致性比較好的時(shí)候問(wèn)題不大。但在大規模量產(chǎn)的時(shí)候，如果平臺之間的不一致性超過(guò)一個(gè)時(shí)鐘周期（LPDDR4最高頻下周期為468ps）的話(huà)，上述直接配置整數部分的方法就沒(méi)法進(jìn)行工作了，必然會(huì )導致部分芯片無(wú)法正常工作。 芯耀輝采用固件的訓練方式，通過(guò)DDR寫(xiě)操作時(shí)特殊調節方法，能夠幫助客戶(hù)計算出路徑差值整數加小數部分，無(wú)需客戶(hù)根據版圖設計估算路徑差值范圍。
圖5：路徑差值整數部分訓練和小數部分訓練 過(guò)濾訓練時(shí)DQS的高阻態(tài) 讀操作時(shí)，DQS信號在前導（preamble）前是高阻態(tài)，同時(shí)DQS信號的前導部分也不能達到最穩定的狀態(tài)，所以需要訓練出讀DQS的gate信號來(lái)過(guò)濾掉前面的高阻態(tài)和前導，恰好得到整個(gè)讀突發(fā)（Read Burst）操作的有效DQS，這就是讀DQS gate訓練。 芯耀輝采用特定的方法，在訓練的時(shí)候，排除不穩定DQS的干擾，用讀DQS的gate信號得到讀突發(fā)數據對應的第一個(gè)DQS的上升沿位置，從而得到gate的位置。
圖6：讀DQS gate訓練 延遲DQS提高讀DQ訓練的準確性 一般在DDR PHY中沒(méi)有這個(gè)訓練，因為該訓練不是固態(tài)技術(shù)協(xié)會(huì )標準要求的，可是在實(shí)際應用中，這個(gè)訓練卻有著(zhù)比較重要的意義。
圖7：LPDDR4突發(fā)讀（來(lái)源固態(tài)技術(shù)協(xié)會(huì )標準JESD209-4B） 讀DQS和讀DQ之間的偏差為tDQSQ，這個(gè)值的范圍是0~0.18UI（在高頻下約為0~42ps）。讀訓練的時(shí)候，采用延遲DQS的方法，找到DQ的左右窗口，最后把DQS放在DQ窗口的中心點(diǎn)。由于DDR PHY內部的DQS-DQ延遲偏差、封裝的pad延遲偏差、以及PCB走線(xiàn)偏差，雖然DRAM端輸出的tDQSQ為正數（DQ的延遲比DQS大），但在DDR PHY內部看到的tDQSQ卻可能為負數（DDR PHY內部DQS的延遲比DQ大），如圖8上半部分所示。 在這種情況下，即使DQS的延遲為0，DQS也落在DQ的窗口內，PHY內部會(huì )通過(guò)從0延遲開(kāi)始增加DQS的延遲來(lái)搜索DQ的左右窗口，這樣必然導致最終搜索到的DQ的窗口比實(shí)際的窗口要小，讀訓練后的DQS的采樣點(diǎn)不在DQ的正中間，而在偏右的位置，最終讀余量（margin）變小。 芯耀輝通過(guò)特定的方法，能讓每個(gè)DQ的窗口都在DQS右邊，這樣做讀訓練的時(shí)候，可以搜索到DQ的完整窗口，提高了讀訓練的準確性，提升DDR的讀性能。
圖8：Read DQ skew training 用固件的訓練方法獲取讀數據眼圖（Read data eye）的優(yōu)化值 讀數據眼圖訓練通過(guò)延遲讀DQS的方法，把讀DQS放在DQ窗口的中間。目前最大的問(wèn)題是固態(tài)技術(shù)協(xié)會(huì )標準對讀數據眼圖的讀序列定義的比較簡(jiǎn)單，比如對于DDR4，定義的序列是01010101的固定序列。因為高速信號的符號間干擾以及信號反射，在不同的讀序列的情況下DQ窗口是有差異的，所以采用簡(jiǎn)單固定的序列并不能很好地覆蓋實(shí)際的使用場(chǎng)景，導致訓練結果在實(shí)際工作時(shí)并不是一個(gè)優(yōu)化值。 芯耀輝采用固件的訓練方法，可以設置不同的范式（pattern），如PRBS范式、特殊設計的掃頻范式等。顯然此類(lèi)范式能更好地反映數據通道的特性，因為它包含了高頻、中頻、低頻信息，以及長(cháng)0和長(cháng)1帶來(lái)的碼間串擾等問(wèn)題，可以獲得較優(yōu)的訓練結果，從而得到一個(gè)能覆蓋實(shí)際工作場(chǎng)景的可靠值。 二維訓練模式下優(yōu)化的參考電壓（Vref）電壓和地址線(xiàn)（CA）延遲 LPDDR3中引入了地址線(xiàn)訓練，DRAM把采樣到的地址信號通過(guò)數據通路反饋給DDR PHY，DDR PHY可以通過(guò)這個(gè)反饋去調節地址線(xiàn)的延遲。在LPDDR4中，還加入了地址線(xiàn)參考電壓的訓練，所以不僅需要調節地址線(xiàn)的延遲，還需要找到一個(gè)最優(yōu)的參考電壓值。傳統使用硬件訓練的方式在面對這種兩個(gè)維度的訓練時(shí)就會(huì )顯得捉襟見(jiàn)肘，同時(shí)硬件算法也沒(méi)法做得太復雜。 芯耀輝采用固件的二維訓練模式，可以繪制出完整的以地址線(xiàn)延遲為橫坐標和以參考電壓為縱坐標的二維圖像，從而得到較優(yōu)的參考電壓和對應的地址線(xiàn)延遲。 二維訓練模式下優(yōu)化的DQ參考電壓和DQ延遲 DDR4的固態(tài)技術(shù)協(xié)會(huì )標準中引入了DQ參考電壓，可是對于如何訓練并沒(méi)有給出說(shuō)明和支持，所以大多數DDR PHY并不支持DDR4的DQ參考電壓訓練，只能配置一個(gè)固定參考電壓值。 LPDDR4的固態(tài)技術(shù)協(xié)會(huì )標準增加了寫(xiě)DQS-DQ訓練（調整寫(xiě)DQ相對于寫(xiě)DQS的相位）和DQ參考電壓訓練協(xié)議上的支持。 芯耀輝采用固件的方式，不僅支持了DDR4的DQ參考電壓訓練，同時(shí)對于LPDDR4的寫(xiě)DQS-DQ和DQ參考電壓訓練，也采用了固件的二維訓練模式，繪制出完整的以DQ延遲為橫坐標和以DQ參考電壓為縱坐標的二維圖像，在整個(gè)二維圖像中找到較優(yōu)的DQ參考電壓和對應的DQ延遲。 總結 隨著(zhù)工藝節點(diǎn)的提升和DDR顆粒技術(shù)的演進(jìn)，DDR的工作頻率越來(lái)越高，DDR顆粒的訓練要求也越來(lái)越高。同時(shí)對于DDR PHY來(lái)說(shuō)，內部的模擬電路（FFE，DFE等）隨著(zhù)頻率的提升也需要做各種高精度的訓練。芯耀輝采用軟硬結合的智能訓練方法不僅可以支持DDR顆粒的各種必要的復雜訓練，也同時(shí)可以支持DDR PHY內部模擬電路的各種訓練。通過(guò)不斷優(yōu)化訓練算法，持續挑戰每一代DDR產(chǎn)品的速率極限。 百尺竿頭，更進(jìn)一步，芯耀輝人必將以提供高性能的接口類(lèi)IP，高品質(zhì)的設計服務(wù)為己任，奮發(fā)圖強，攜手廣大芯片設計公司推出更優(yōu)秀的產(chǎn)品，助力中國芯片產(chǎn)業(yè)的發(fā)展。 |
