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摩爾定律失效，芯片性能提升遇瓶頸 作者：芯耀輝 公司 在探討Chiplet(小芯片)之前，摩爾定律是繞不開(kāi)的話(huà)題。戈登·摩爾先生在1965 年提出了摩爾定律：每年單位面積內的晶體管數量會(huì )增加一倍，性能也會(huì )提升一倍。這意味著(zhù)，在相同價(jià)格的基礎上，能獲得的晶體管數量翻倍。不過(guò)，摩爾先生在十年后的1975年，把定律的周期修正為24個(gè)月。至此，摩爾定律已經(jīng)影響半導體行業(yè)有半個(gè)世紀。 
隨著(zhù)集成電路技術(shù)的不斷演進(jìn)，半導體行業(yè)發(fā)現摩爾定律在逐漸失效。上圖右上部分是英特爾x86 CPU 1970-2025年的演化歷史，可看出每顆芯片的晶體管數量持續增加(右上深藍色線(xiàn)條)，但時(shí)鐘速度(右上天藍色線(xiàn)條)和熱設計功耗(右上灰色線(xiàn)條)自2005年之后就變化不大。于此同時(shí)，受先進(jìn)工藝高成本支出的影響，晶體管成本降幅在2012年后趨緩，甚至越往后還有成本增加的趨勢。 從上圖右下的統計數據可看出，芯片制程在持續微縮和演進(jìn)，晶體管數也在相應的增長(cháng)。在2019年以前，單芯片晶體管數量和工藝幾何尺寸演進(jìn)，一直與摩爾定律高度相關(guān)。因為單位面積內的晶體管數量，每一周期就會(huì )增加一倍，所以在理想情況下，Die的尺寸可保持不變。但是據右下綠色標識的區域顯示，可以看到單芯片Die尺寸在日趨增大，這也從另一個(gè)角度說(shuō)明，單芯片晶體管數量的增加，也有Die增大的原因所致。由于Die尺寸的增長(cháng)，受光罩尺寸、工藝良率等因素制約，這代表通過(guò)加大Die Size來(lái)提升單芯片算力已經(jīng)越來(lái)越困難。 總而言之，隨著(zhù)集成電路技術(shù)的發(fā)展和演進(jìn)，每24個(gè)月已經(jīng)很難讓單位面積內的晶體管數量翻倍。這意味著(zhù)，現在芯片性能的提升遭遇了瓶頸，性能無(wú)法單純由工藝技術(shù)驅動(dòng)，也需要由架構創(chuàng )新來(lái)驅動(dòng)。因此，業(yè)界必須找到新的解決方案。 Chiplet幫助芯片生產(chǎn)降本增效
在摩爾定律逐漸失效的情況下，Chiplet技術(shù)在半導體行業(yè)應運而生。整體來(lái)看，Chiplet具備高集成度、高良率、低成本三大特點(diǎn)，它被視為延續摩爾定律的關(guān)鍵技術(shù)。 曾克強介紹說(shuō)，Chiplet通過(guò)多個(gè)芯片的片間集成，可以突破傳統單芯片的上限，進(jìn)一步提高芯片的集成度。比如，左上圖的單片集成的SoC是通過(guò)統一工藝制程，導致芯片上各個(gè)部分都要同步進(jìn)行迭代，其開(kāi)發(fā)時(shí)間長(cháng)達三至四年，缺陷數量可達數百個(gè)。左上圖的單獨IP集成Chiplet通過(guò)將不同的功能切開(kāi)，再對部分單元的工藝做選擇性迭代，迭代裸片后可制造出下一代產(chǎn)品，這樣就能加速產(chǎn)品的上市周期。Chiplet芯片集成應用較為廣泛和成熟的裸片，就有效降低了Chiplet芯片研制風(fēng)險，也減少了重新流片和封裝的次數，進(jìn)而能為芯片企業(yè)節省研發(fā)投入。 Chiplet可以提升復雜SoC芯片的良率，該方案將復雜SoC芯片分成更小的芯片。單芯片的面積越大其良率越低，它對應的芯片制造成本也就越高，芯片設計成本也會(huì )隨著(zhù)制程的演進(jìn)而成本增長(cháng)，切割小芯片可有效降低芯片設計成本。此外，在SoC設計中，模擬電路、大功率IO對制程并不敏感，不需要太高端的芯片制程，可將SoC中的功能模塊，劃分成單獨的Chiplet，針對功能來(lái)選擇合適的制程，從而讓芯片實(shí)現最小化，提高芯片的良率、降低芯片成本。
Chiplet有兩個(gè)常見(jiàn)的應用案例：同構(聚合系統)和異構(分割系統)。同構是通過(guò)高速接口和先進(jìn)的封裝技術(shù)，適用于CPU、TPU、AI SoC等，這種方式是將多個(gè)Die緊密相連，以相同的Die設計實(shí)現計算能力的擴展，其接口要求低延遲和低誤碼率；異構是將芯片按功能拆分，先進(jìn)制程的Die提供高算力和性能，成熟制程的Die負責常規或者特色的功能，這些不同制程的Die被封裝在一起。 在使用案例方面，AMD服務(wù)器CPU Epyc系列的第一代和第二代，分別采用了同構和異構的方法。第一代Epyc采用7nm制程，利用同構方法聚合4個(gè)相同的Die，該系統可擴展，只需多個(gè)Die的互聯(lián)，即可提高計算能力；第二代 Epyc將芯片功能拆分為CCD運算Die(Compute Core Die)和IO Die，通過(guò)異構方法它們集成到一起，實(shí)現了先進(jìn)工藝與成熟工藝的巧妙融合。 通過(guò)高速接口和先進(jìn)封裝技術(shù)，把多顆Die融合在一顆大芯片內，以此來(lái)實(shí)現算力的擴展，這適用于CPU、FPGA、通信芯片等產(chǎn)品。同時(shí)，Chiplet也對接口提出了標準化、兼容性、可移植性的要求，要具備低延時(shí)和低誤碼率的優(yōu)勢，廠(chǎng)商選擇接口時(shí)還需考慮生態(tài)系統問(wèn)題。 曾克強總結說(shuō)：“Chiplet可提升大芯片設計良率，降低芯片研發(fā)的風(fēng)險，縮短芯片的上市時(shí)間，還可增加芯片產(chǎn)品組合，延長(cháng)產(chǎn)品生命周期。因此，它被視為有效延續摩爾定律的新方式�！� Chiplet的發(fā)展趨勢及生態(tài)布局
Chiplet應用在芯片中的時(shí)間還不長(cháng)，但自2020年開(kāi)始其發(fā)展就非�？�，年復合增長(cháng)率達到36.4%。預測到2031年，全球Chiplet行業(yè)市值有望達到470億美元(上圖左邊)。 因為Chiplet把芯片切分成不同的小芯片并互聯(lián)，所以相關(guān)接口IP市場(chǎng)也有新的需求。上圖右邊是各類(lèi)傳統接口IP市場(chǎng)的發(fā)展趨勢，藍色方塊體現了小芯片互聯(lián)接口IP的趨勢。雖然小芯片互聯(lián)接口IP的發(fā)展時(shí)間較短，但是其增長(cháng)速度最為迅猛，預計從2021年到2026年，年復合增長(cháng)率會(huì )高達50%。至2026年，全球產(chǎn)值將達3.2億美元。 Chiplet技術(shù)需要切分、堆疊整合，該技術(shù)將推動(dòng)芯片產(chǎn)業(yè)鏈的變革。曾克強預測，Chiplet的發(fā)展將分為幾個(gè)階段：2023年之前的兩三年是Chiplet生態(tài)早期階段，芯片公司對芯片進(jìn)行分拆，并尋找先進(jìn)封裝組合，各家都按自己的定義協(xié)議來(lái)做產(chǎn)品，該階段并未形成統一的標準。 進(jìn)入到2023年，隨著(zhù)工藝制程進(jìn)入3納米接近物理極限，摩爾定律失效越來(lái)越明顯，而摩爾先生的去世，似乎也在印證舊時(shí)代正在落幕。與此同時(shí)，屬于Chiplet的新時(shí)代正在開(kāi)啟。設計廠(chǎng)商對自己設計的Chiplet進(jìn)行自重用和自迭代，同時(shí)工藝逐漸成型，互聯(lián)標準日趨統一。 預計到2027年，Chiplet生態(tài)將進(jìn)入成熟期，真正進(jìn)入IP硬化時(shí)代。屆時(shí)，會(huì )誕生一批新公司：Chiplet小芯片設計公司、集成小芯片的大芯片設計公司、有源基板供應商、支持集成Chiplet的EDA公司。
主要有四個(gè)重要角色參與Chiplet生態(tài)鏈：EDA供應商，IP廠(chǎng)商，封裝廠(chǎng)，Fab廠(chǎng)。尤其對于IP供應商而言，基于IP復用的模式，設計能力較強的IP供應商有潛力演變?yōu)镃hiplet供應商。而IP供應商也需要具備高端芯片的設計能力，以及多品類(lèi)的IP布局和平臺化的運作能力，以上都對IP供應商提出了更高的要求。又由于Chiplet加入了更多的異構芯片和各類(lèi)總線(xiàn)，相應的EDA覆蓋工作就變得更加復雜，需要更多的創(chuàng )新功能。國內EDA企業(yè)需要提升相關(guān)技術(shù)，應對堆疊設計帶來(lái)的諸多挑戰，例如對熱應力、布線(xiàn)、散熱、電池干擾等的精確仿真，在封裝方面需要2.5D和3D先進(jìn)封裝技術(shù)支持，同時(shí)Fab方面也需要相關(guān)技術(shù)的支持。
經(jīng)過(guò)了幾年的發(fā)展，國際上出現了一些Chiplet標準，主流標準包括XSR、BOW、OpenHBI、UCIe(詳見(jiàn)上圖右表)。右表中的綠色代表技術(shù)優(yōu)勢，紅色代表劣勢�？梢钥闯鯱CIe標準在多個(gè)角度都占據優(yōu)勢，它定義了邏輯 PHY、訓練機制、初始化序列、邊帶和鏈路控制。此外，它還重用了成熟的PCIe和CXL生態(tài)系統，這將加快這一新標準的采納，并得到代工廠(chǎng)、封裝廠(chǎng)、無(wú)晶圓廠(chǎng)和系統公司的支持。 從左側的圖表中可以看出，UCIe提供了最高帶寬、最佳能效比和最低延遲的最佳組合。具體來(lái)看，UCIe定義了完整的協(xié)議層，繼承了CXL和PCIe生態(tài)系統的優(yōu)勢。UCIe 16G將主導標準封裝和先進(jìn)封裝行業(yè)，UCIe 32G將在更先進(jìn)封裝工藝和高端應用方面將被采納。 如何解決Chiplet面臨的挑戰
Chiplet的發(fā)展剛起步不久，還面臨著(zhù)非常多的挑戰，它需要產(chǎn)業(yè)鏈及技術(shù)升級配合。這些挑戰主要分為兩大類(lèi)：上圖藍色部分展示的是多個(gè)Chiplet堆疊整合的挑戰，綠色部分是怎么系統分割設計方面的挑戰。 堆疊整合往下還細分為封裝技術(shù)、電路設計、協(xié)議標準三方面的挑戰。 首先，Chiplet技術(shù)把單個(gè)大硅片“切”成多個(gè)小芯片，再把這些小芯片封裝在一起，單顆硅片上的布線(xiàn)密度和信號傳輸質(zhì)量遠高于不同小芯片，這就要求必須要發(fā)展出高密度、大帶寬布線(xiàn)的先進(jìn)封裝技術(shù)，盡可能提升在多個(gè)Chiplet之間布線(xiàn)的數量并提升信號傳輸質(zhì)量。Intel和臺積電都已經(jīng)有了相關(guān)的技術(shù)儲備，通過(guò)中介層(Interposer)將多個(gè)Chiplet互連起來(lái)，目前這些技術(shù)仍在不斷演進(jìn)中，并在不斷推出更新的技術(shù)。 其次，用于Chiplet之間的高速通信接口電路設計。Chiplet之間的通信雖然可以依靠傳統的高速Serdes電路來(lái)解決，甚至能完整復用PCIe這類(lèi)成熟協(xié)議。但這些協(xié)議主要用于解決芯片間甚至板卡間的通信，在Chiplet之間通信用會(huì )造成面積和功耗的浪費。 再次，通信協(xié)議是決定Chiplet能否“復用”的前提條件。Intel公司推出了AIB協(xié)議、TSMC和Arm合作推出LIPINCON協(xié)議，但在目前Chiplet仍是頭部半導體公司才會(huì )采用的技術(shù)，這些廠(chǎng)商缺乏與別的Chiplet互聯(lián)互通的動(dòng)力。目前，UCIe聯(lián)盟最重視協(xié)議，如果實(shí)現了通信協(xié)議的統一，IP公司就有可能實(shí)現從“賣(mài)IP”到“賣(mài)Chiplet”的轉型。 先進(jìn)封裝解決了如何“拼”的問(wèn)題，更重要的是要解決如何“切”的問(wèn)題。英偉達在決策下一代GPU要采用Chiplet技術(shù)時(shí)，思考和驗證如何把完整的大芯片設計劃分成多個(gè)Chiplet，這其實(shí)是設計方法學(xué)的初步體現。要讓基于Chiplet的設計方法從“可用”變?yōu)椤昂糜谩?需要定義完整的設計流程，以及研制配套的設計輔助工具。
在中國發(fā)展Chiplet面臨哪些挑戰？從技術(shù)上面看來(lái)，中國現在產(chǎn)業(yè)鏈發(fā)展最大的挑戰是技術(shù)封鎖，由封鎖所帶來(lái)的自主需求也是一大機遇。在單位硅片面積上增加晶體管數量有困難，轉而追求在單個(gè)封裝內部持續提升晶體管數，這也是目前發(fā)展Chiplet技術(shù)對國內芯片產(chǎn)業(yè)的最大意義。 但是現在我們仍缺乏必要技術(shù)、經(jīng)驗、標準協(xié)議、人才、知識產(chǎn)權和專(zhuān)利積累，而且中國芯片公司的規模都不大，無(wú)法單靠某一家或某幾家公司來(lái)打造Chiplet生態(tài)。這需要不同的公司分工合作，共同打造Chiplet產(chǎn)業(yè)鏈。 中國要發(fā)展自己的Chiplet生態(tài)鏈就需要有自己的標準。國內的CCITA聯(lián)合集成電路企業(yè)和專(zhuān)家，共同主導定義了小芯片接口總線(xiàn)技術(shù)要求，這是中國首個(gè)原生Chiplet標準，在去年12月15日通過(guò)了工信部電子工業(yè)標準化技術(shù)協(xié)會(huì )的審定并發(fā)布。 該標準與UCIe主要有兩大區別：UCIe只定義了并口，CCITA的Chiplet標準既定義了并口，也定義了串口，兩者的協(xié)議層自定義數據包格式也不同，但CCITA的標準與UCIe兼容，可直接使用已有生態(tài)環(huán)境。在封裝層面，UCIe支持英特爾先進(jìn)封裝、AMD封裝，CCITA定義的Chiplet標準主要采用國內可實(shí)現的封裝技術(shù)。 芯耀輝的接口IP方案 據曾克強介紹說(shuō)，芯耀輝參與協(xié)議組織推動(dòng)Chiplet發(fā)展，作為重點(diǎn)貢獻企業(yè)參與了標準協(xié)議制定與推廣，以此確保其產(chǎn)品和研發(fā)能力始終走在產(chǎn)業(yè)發(fā)展最前沿，依靠對標準協(xié)議深度理解，能給產(chǎn)業(yè)帶來(lái)更多優(yōu)秀的IP產(chǎn)品。
比如，芯耀輝D2D IP把互連擴展到短距離PCB，以滿(mǎn)足中國本地市場(chǎng)需求。D2D IP解決方案涵蓋綠色箭頭所示的全部封裝類(lèi)型，與目前國內生產(chǎn)加工能力高度適配，目前112G PAM4測試芯片已經(jīng)成功實(shí)測。 曾克強表示，Chiplet不只是簡(jiǎn)單的IP技術(shù)，也包括整個(gè)系統的設計和生產(chǎn)測試，比如子系統的設計、封裝設計、PCB設計、ATE測試等等。芯耀輝從一開(kāi)始做IP設計時(shí)，就把SoC集成、系統應用需求及下游封裝測試等對Chiplet的要求轉化為對IP設計規格的要求，一開(kāi)始就考慮到后端要實(shí)現Chiplet所需要的特性，從IP源頭來(lái)解決這些挑戰。比如說(shuō)從控制器、PHY、子系統方面來(lái)實(shí)現高性能、低功耗、低延遲，一般供應商會(huì )追求最佳的PPA，但客戶(hù)產(chǎn)品應用不一樣對PPA的需求也不一樣，所以我們提供可靈活配置的PHY，更適配客戶(hù)的特定應用，幫助不同的客戶(hù)都能得到適合自己的最佳PPA。并且對關(guān)鍵的與頻率相關(guān)的部分，我們提供的都是硬核，保證客戶(hù)的時(shí)序收斂。另外，我們在PHY中還嵌入了許多在Silicon之后的測試功能，特別是大家都關(guān)注的KGD(Know Good Die)測試，因為在一個(gè)封裝里面多個(gè)Die互聯(lián)以后，沒(méi)法像常規芯片一樣放探針來(lái)確定里面的Die是否正常工作或者Die與Die之間的互聯(lián)是否出現短路，所以我們的PHY提供了豐富的D2D KGD測試功能。還有控制器和子系統也是如此，我們都是在IP設計的源頭就來(lái)解決這些挑戰，而不是將挑戰推向系統設計和生產(chǎn)測試以適應IP。這樣就提供了完整的解決方案，加快客戶(hù)芯片上市時(shí)間和一次流片成功率。 目前，D2D IP已經(jīng)實(shí)現客戶(hù)項目的成功量產(chǎn)，主要有數據中心、5G、網(wǎng)絡(luò )交換機應用，客戶(hù)項目導入的實(shí)例類(lèi)似AMD第一代服務(wù)器，采用的是同構聚合方式來(lái)實(shí)現多個(gè)Die的互聯(lián)。 |
