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作者：明導公司 Matthew Hogan 集成電路可靠性——新興的競爭因素 可靠性驗證正獲得越來(lái)越多的關(guān)注。器件和導體愈加小巧，器件氧化層越來(lái)越薄，電源域的數量快速增長(cháng)。數字內容的顯著(zhù)增加正滲透到汽車(chē)、醫療和通信領(lǐng)域對可靠性要求較高的應用中。 集成電路可靠性的技術(shù)和市場(chǎng)推動(dòng)因素 最早的可靠性檢查是對集成電路版圖進(jìn)行目測，確定哪些結構可能出問(wèn)題，然后進(jìn)行調整。這種方法不再奏效。設計工作量大，而且非常復雜，人工檢查方法太不可靠。競爭環(huán)境要求設計人員根據仿真和經(jīng)驗，采用技術(shù)節點(diǎn)留出明顯的余量，優(yōu)化性能、占用空間和可靠性。 相比預防外部因素（例如靜電放電）引起的重大故障，設計人員現在必須處理好更不易察覺(jué)的設備退化。與快速明顯的硬故障不同，這些可靠性故障隨著(zhù)時(shí)間的推移而逐漸顯現出來(lái)，通常難以預測。一旦某件產(chǎn)品被認為并不可靠，便可能很難改變市場(chǎng)對它的看法。 行業(yè)內目前正在更仔細地研究集成電路可靠性問(wèn)題，以確定需要注意的方面并事先了解其對設計余量的影響。美國靜電放電協(xié)會(huì ) (ESD Association) 撰寫(xiě)了一份關(guān)于靜電放電檢查的技術(shù)報告[1]，旨在幫助行業(yè)做好更充分的準備來(lái)處理設計過(guò)程中常見(jiàn)的靜電放電問(wèn)題。Reliability Simulation Council 也在研究其它方法來(lái)提高集成電路設計的可靠性。 更換代工廠(chǎng)或改用不同的工藝節點(diǎn)可能有損專(zhuān)門(mén)方法的效率。在這些關(guān)鍵時(shí)候，一套嚴格完善的最佳操作方法對于維持生產(chǎn)力和推動(dòng)力至關(guān)重要。 集成電路可靠性檢查 重要的可靠性設計 (DFR) 問(wèn)題包括： 時(shí)間相關(guān)介質(zhì)擊穿 (TDDB) 負偏壓溫度不穩定性 (NBTI) 熱載流子注入 (HCI) 閾值電壓偏移 (Vt) 電遷移 (EM) 電過(guò)應力 (EOS) 閂鎖效應（Latch-up） 本文并不逐一詳細解釋這些機制。我們將討論一種普遍的集成電路設計可靠性檢查方法，并舉例說(shuō)明這種方法如何應用于 TDDB 和 NBTI。這種檢查方法靈活，自動(dòng)，還能以類(lèi)似的方式進(jìn)行其它檢查。 傳統方法 添加識別層 對于傳統設計規則檢查 (DRC) 工具，設計人員必須通過(guò)在版圖上添加識別層，確定需要進(jìn)行可靠性檢查的實(shí)際位置。識別層用以確定需要通過(guò)具體檢查來(lái)確認適當的 DFR 方法的實(shí)際區域，而不是將要實(shí)現的實(shí)際功能。 添加識別層是一個(gè)單調乏味且容易出錯的手動(dòng)過(guò)程。識別層也增加了 DRC 工作量（延長(cháng)了整體周期時(shí)間），并且難以維護。由于存在這些缺點(diǎn)，識別層無(wú)法充分確保設計具備當今競爭市場(chǎng)所需的可靠性。 SPICE 仿真 一些可靠性檢查需要了解電路中每個(gè)節點(diǎn)的電壓。傳統方法采用 SPICE 仿真，提供每個(gè)節點(diǎn)的電壓和電流，因為電路由一系列支持對所有預期的工作模式進(jìn)行仿真的向量推動(dòng)。但是，SPICE 仿真特別耗時(shí)，需要大量的時(shí)間和洞察力來(lái)恰當地解釋和評估產(chǎn)生的波形。為了確保充足的覆蓋面，測試向量通常由自動(dòng)覆蓋工具產(chǎn)生。由于產(chǎn)生了眾多向量，因此在依賴(lài)人工評估技術(shù)時(shí)很容易漏掉某個(gè)問(wèn)題。 可升級的解決方案的特色 設計人員需要一個(gè)強大的可升級自動(dòng)化物理驗證 (PV) 解決方案，幫助各個(gè)經(jīng)驗水平的設計人員在設計中整合可靠性檢查的最佳做法。 一款可升級的可靠性驗證解決方案必須能夠： 體現物理系統的特色，并按照一套定義明確的最佳方法或規則進(jìn)行驗證， 盡量避免完整模擬，以節省時(shí)間和計算資源， 讓具有專(zhuān)長(cháng)的工程師能夠按照專(zhuān)業(yè)的可靠性設計方法來(lái)驗證設計。 為了完成這些任務(wù)，可升級的可靠性驗證工具需要一些對于物理驗證過(guò)程來(lái)說(shuō)新出現的關(guān)鍵功能： 通過(guò)網(wǎng)表的規則支持拓撲識別，確定需要檢查的物理結構， 支持傳遞/連接的規則，從而在需要檢查的結構之間建立特定關(guān)系， 能夠評估應用于前兩個(gè)工藝結果的物理規則， 能夠與常用的物理驗證流程相整合，簡(jiǎn)化信息交流過(guò)程。 橋接觀(guān)點(diǎn) 可靠性檢查的關(guān)鍵難題在于架起設計過(guò)程中邏輯觀(guān)點(diǎn)與物理觀(guān)點(diǎn)之間差異的橋梁。邏輯和模擬設計人員通�？紤]原理圖和 Verilog 描述。而物理（班圖）設計人員則考慮幾何結構、寬度、長(cháng)度、特征間隔等等。他們使用的工具也會(huì )相應變化�？煽啃詸z查需要結合這些觀(guān)念，因此給這些工具和使用工具的工程師都帶來(lái)了挑戰。 對于許多可靠性檢查而言，問(wèn)題在于確定班圖中的哪些地方需要檢查。因為沒(méi)有方法來(lái)縮小范圍，大多數設計會(huì )產(chǎn)生大量誤報。像識別層這樣只以物理觀(guān)點(diǎn)操作的解決方案很有限。更好的解決方案應該可以讓設計人員現在網(wǎng)表里指定需要檢查的區域，然后在版圖中相應的區域進(jìn)行必要的物理測量。 除了拓撲識別之外，設計人員還需要在整個(gè)設計過(guò)程中追蹤邏輯和物理關(guān)系。例如，要檢測因不正確的電壓域交叉導致違反柵擊穿電壓限制的情況，設計人員必須能夠在靜態(tài)模式下向設計中的所有節點(diǎn)傳遞供應電壓（以避免耗時(shí)的模擬）。之后，設計人員可以使用拓撲識別來(lái)消除原本擁有多個(gè)電源域連接的結構（例如電平轉換電路），消除誤報并且得到快速高效的結果。 實(shí)例：TDDB 檢查演示 這種 TDDB 檢查采用的是 Calibre® PERC™ 可靠性驗證工具。圖1顯示的是電路包含 PMOS 和 NMOS 薄柵氧化層，它們通過(guò)直接和非直接連接為電源域 VDD2 和 VSS2 提供電源。非直接連接可能會(huì )貫穿另一個(gè)晶體管、二極管、電阻器或其它電路元件，成為設計審核階段不易察覺(jué)的“缺失”路徑，特別是當非直接路徑貫穿的是設計層級不明顯的情況下的其它地方的電路。子電路 (VDD/VSS) 本身的局部電源連接可以在更大規模的設計中看到。還必須對在其它方面已經(jīng)得到驗證的 IP 模塊的外部連接進(jìn)行評估。 
圖1：采用 Calibre PERC 的 TDDB 檢查法：檢查的是通過(guò)直接和非直接路徑到 VDD2/VSS2 的薄柵氧器件。 為確定不安全的薄柵氧器件，設計人員對這個(gè)檢查方法進(jìn)行了定義（下面顯示的是偽代碼）： 定義設計中的電源域。 定義哪些電源域對薄柵氧器件是“不安全”的。 定義薄柵氧MOS器件的類(lèi)型和襯底類(lèi)型。檢查這些薄柵氧MOS器件中“source”、“drain”、“bulk”到電源域的連接性。 a. 評估直接和非直接路徑。 b. 把那些連接到“不安全”電源域的薄柵氧MOS標識為錯誤。 復雜的系統通常存在多個(gè)電源域，這就需要通過(guò)復雜的設計規則來(lái)確定哪些電源域是安全的，以及什么條件下才是安全的。 驗證MOS器件的bulk端的連接性對判斷一個(gè)電路是否容易受到與電源域相關(guān)的可靠性問(wèn)題的影響非常重要。圖2顯示的是，一個(gè)不當的bulk 端的連接是如何因為bulk電壓的上升而讓 PMOS 柵易受到 NBTI 的影響的。
圖2：采用 Calibre PERC 的 TDDB 檢查法：一個(gè)具有高壓路徑的薄柵氧 PMOS（型號：pmos_lv）可能會(huì )導致 NTBI 。 與現有的可靠性技術(shù)相比， Calibre PERC 這樣的自動(dòng)化可靠性驗證工具可以保證現在的設計不僅能夠被生產(chǎn)出來(lái)，而且性能在其整個(gè)生命周期中一直很穩定（表1）。 表1.不同的可靠性檢查方法之間的對比
運用新技術(shù) 我們看到了兩種應用方式：自上而下和自下而上。 有了存檔、維護和改進(jìn)可靠性驗證方法的集中式自上而下的方法（一般由某個(gè) CAD 或 QA 部門(mén)掌握）后，這個(gè)部門(mén)應當（通過(guò)一個(gè)公共設計規則平臺）在工具中采用新的可靠性檢查，并向集成電路設計和驗證人員推廣配置好的工具。 自下而上的方法通常最初由小的設計小組開(kāi)始采用這些新工具并結合自身的檢查規則來(lái)提高他們驗證任務(wù)的效率和有效性。在他們的成果發(fā)布后，會(huì )有更多的人需要這項新技術(shù)。在某個(gè)時(shí)間點(diǎn)，CAD 部門(mén)會(huì )加入進(jìn)來(lái)提供支持，以減輕本地支持負擔，并為所有用戶(hù)提供統一的經(jīng)驗。 結論 集成電路的可靠性驗證工作并非易事，但它正迅速變成一項至為關(guān)鍵的能力，能否創(chuàng )建出能夠提供長(cháng)期可靠性的成功集成電路產(chǎn)品便在此一舉。為了做好這件事，您必須對這項工作給予明確的關(guān)注，并采用你認為最有效的工具。 參考 [1] EDA Tool Working Group, ESD Electronic Design Automation Checks, ESD TR18.0-01-11, 2011 鏈接 美國靜電放電協(xié)會(huì )：http://www.esda.org/ Reliability Simulation Council：http://www.linkedin.com/groups/R ... uncil-4220058/about Calibre PERC：http://www.mentor.com/perc 作者介紹 Matthew Hogan 是明導 (Mentor Graphics) 的一名 Calibre 營(yíng)銷(xiāo)工程師，擁有超過(guò)十五年的設計和現場(chǎng)經(jīng)驗，擅長(cháng)處理當今先進(jìn)設計方面的問(wèn)題。他是電氣與電子工程師協(xié)會(huì ) (IEEE) 的高級會(huì )員，也是美國計算機協(xié)會(huì ) (ACM) 的會(huì )員。他獲得了皇家墨爾本理工大學(xué) (Royal Melbourne Institute of Technology) 工程學(xué)學(xué)士學(xué)位，同時(shí)還獲得了瑪麗赫斯特大學(xué) （Marylhurst University） 工商管理學(xué)碩士學(xué)位。他的電子郵箱地址：matthew_hogan@mentor.com 。 |
