3D IC技術(shù)蓄勢待發(fā) 量產(chǎn)化仍需時(shí)間

發(fā)布時(shí)間:2013-9-6 10:35    發(fā)布者:eechina
關(guān)鍵詞: 3D IC
來(lái)源:DIGITIMES

IC/SoC業(yè)者與封測業(yè)者合作,從系統級封裝(System In Package;SIP)邁向成熟階段的2.5D IC過(guò)渡性技術(shù),以及尚待克服量產(chǎn)技術(shù)門(mén)檻的3D IC立體疊合技術(shù);藉矽穿孔(TSV)、中介板(Interposer)等關(guān)鍵技術(shù)/封裝零組件的協(xié)助下,在有限面積內進(jìn)行最大程度的晶片疊加與整合,進(jìn)一步縮減SoC晶片面積/封裝體積并提升晶片溝通效率。

摩爾定律漸趨瓶頸  IC封裝朝立體天際線(xiàn)發(fā)展

過(guò)去40年來(lái),摩爾定律(Moore’s Law)「每18個(gè)月電晶體數量/效能增加一倍,同時(shí)成本維持不變」的準則,使半導體產(chǎn)業(yè)快速走向規模經(jīng)濟與蓬勃發(fā)展,創(chuàng )造出許多資通訊產(chǎn)品(PC/DT/NB/SmartPhone/Tablet),從外型、樣貌到應用的改變。但除了借助能縮減線(xiàn)路寬度、間距但成本高昂的先進(jìn)奈米制程技術(shù)之外,IC設計業(yè)者、晶圓廠(chǎng)與封裝業(yè)者也積極開(kāi)發(fā)各種封裝技術(shù),在不縮減線(xiàn)距的奈米制程技術(shù)之下,在有限面積內進(jìn)行最大程度的晶片疊加與整合,同時(shí)縮減SoC晶片封裝體積與線(xiàn)路傳導長(cháng)度,進(jìn)而提升晶片傳輸效率。

從過(guò)去DIP、QFP、LCC、PGA、TSOP、WB BGA封裝,2000年起從朝向原始晶片尺寸化的封裝,如低價(jià)QFN、WL CSP(Wafer Level Chip Scale Package)、FC BGA/CSP、SIP,到2010年以后更進(jìn)一步朝向模組密集化、裸晶密集化,甚至3D立體化堆疊的技術(shù),如2.5D Interposer、3D WLP、PoP(Package on Package)/PiP(Package in Package)以及3D IC技術(shù)等。

TSV矽穿孔技術(shù)

TSV(Through Silicon Vias)矽穿孔技術(shù)是一種運用化學(xué)蝕刻或鐳射光穿透矽晶片的互連技術(shù),取代過(guò)去基板與裸晶的打金線(xiàn)結合(Wire Bonding)的方式,它也是目前2.5D IC與3D IC中穿針引線(xiàn)的關(guān)鍵技術(shù)。其制程可分為先鉆孔(Via first)、結合Via-middle與后鉆孔(Via last)三種方式,在矽晶圓鉆出小洞后再以銅、多晶矽、鎢等導電物質(zhì)填滿(mǎn),達成矽晶對矽晶、矽晶對中介層(interposer)線(xiàn)路連接導通的功能,最后將矽晶圓薄化再加以堆疊。

就目前發(fā)展藍圖,預估到2015年,全域WTW(Wafer to Wafer)、DTD(Die to Die)與DTD 3D推疊等TSV技術(shù),可作到最小孔徑2~4μm,穿鑿層數2~4層,穿鑿深度20~50μm;中階層WTW/DTD/DTD 3D部份更可做到最小孔徑0.8~1.5μm,穿鑿層數8~16層(DRAM),穿鑿深度6~10μm。

到目前為止,運用到TSV矽穿孔技術(shù)的晶片/應用產(chǎn)品,有結合光學(xué)鏡頭與CMOS影像處理晶片的影像感測器(CMOS Image Sensor;CIS)、整合微機電技術(shù)(MEMS)的感測器晶片,以及前述NAND、DRAM等晶片產(chǎn)品。未來(lái)將進(jìn)一步應用到功率放大器(PA)、異質(zhì)性整合3D IC晶片(Heterogeneous 3D IC)、LED磊晶整合照明晶片,以及光電轉換/收發(fā)晶片等應用。據Yole研究報告指出,使用TSV封裝的3DIC晶片或3D-WLCSP元件平臺,其產(chǎn)值將從2011年27億美元快速成長(cháng)到2017年的400億美元。

中介板(Interposer)

目前FC-BGA使用的封裝底板,是微米制程時(shí)代(μm)的連通標準,上層為40~250μm的C4 Bump連接凸塊,下層BGA錫球直徑為0.4~0.8mm。當進(jìn)入奈米制程時(shí)代(nm),尤其是線(xiàn)路寬度微縮至12~28nm時(shí),為了縮減晶片面積/封裝體積,裸晶以原晶片尺寸(Chip Scale)方式加以薄型化,底下僅留5~45μm的微凸塊(Microbumps);往下連接到一個(gè)由耐熱薄型玻璃或矽基材質(zhì)制造的中介板(interposer),再往下連接到40~250μm的C4 Bump凸塊。

這種加入中介板的四層連接材料的設計,使得裸晶面積大幅縮小,提升CMOS制程的晶圓良率,裸晶的對外拉線(xiàn)訊號密度可以提升10倍,晶片效能、功耗與封裝成本得以改善。因此也廣為跨入28nm制程以下3D IC、2.5D IC堆疊技術(shù)所采用。當接下來(lái)的異質(zhì)性整合3D IC(Heterogeneous)時(shí),不同功耗/散熱屬性的各種裸晶之間,也可能透過(guò)中介板來(lái)相互連接,加以區隔各種工作溫度同時(shí)維持整體運作的穩定性。

3D IC技術(shù)蓄勢待發(fā)

臺積電(TSMC)曾在SEMATECH 2011論壇中,提出人類(lèi)大腦與當前密集度最高的機體電路的比較。以NVIDIA GF100圖形處理器晶片為例,它是單純2D區塊化設計,30億個(gè)電晶體數量,功耗達200W(40nm制程)。推估人類(lèi)大腦有1,000億個(gè)腦細胞單元,折算起來(lái)約1兆個(gè)電晶體,且腦神經(jīng)元網(wǎng)路顯然是3D立體堆疊連接,但大腦的功耗僅20W,如果期望未來(lái)的人工智慧晶片要能追上人類(lèi)大腦,差不多運算密集度要增加300倍,且功耗要縮減為1/10,推估至少得用到2nm制程,也就是從目前臺積電28nm制程算起再進(jìn)化7~8代制程(或18~20年),未來(lái)平行化處理、低功耗綠色環(huán)保制程與3D IC矽晶疊合技術(shù)成為必然趨勢。

3D IC是將原裸晶尺寸的處理器晶片、可程式化邏輯閘(FPGA)晶片、記憶體晶片、射頻晶片(RF)或光電晶片,打薄之后直接疊合,并透過(guò)TSV鉆孔連接。就像一層樓的平房往上疊了好幾層成為大樓,從中架設電梯使每個(gè)樓層相互連通一樣。2006年4月韓國三星(Samsung)發(fā)表宣布將8個(gè)2Gb NAND矽晶圓堆疊,以TSV連接的快閃記憶體晶片,厚度僅560μm。2007年4月三星進(jìn)一步發(fā)表以4顆512Mb裸晶堆疊的DRAM,2010年量產(chǎn)8Gb DDR3,以及后續32Gb DDR3的計劃。

由于3D IC可改善記憶體、邏輯晶片甚至異質(zhì)性晶片的性能與可靠度,減低成本與縮小產(chǎn)品尺寸,根據TechNavio預測,預估2012至2016年全球3D IC市場(chǎng)的年復合成長(cháng)率為19.7%,成長(cháng)貢獻主要來(lái)自手機、平板電腦等行動(dòng)運算裝置的記憶體需求。目前包含臺積電(TSMC)、日月光(ASE)、意法(ST)、三星(Samsung)、美光(Micron)、格羅方德(GlobalFooundries)、IBM、英特爾(Intel)等多家公司皆已陸續投入3D IC的研發(fā)與生產(chǎn)。

建立3D IC+TSV產(chǎn)業(yè)鏈與技術(shù)可量產(chǎn)化仍需時(shí)間

國際半導體協(xié)會(huì )(SEMATECH)持續進(jìn)行3D TSV計劃,邀集格羅方德(Global Foudries)、惠普(HP)、IBM、英特爾(Intel)、三星(Samsung)、高通(Qualcomm)、臺積電(TSMC)、聯(lián)電(UMC)、Hynix、Atotech、NEXX、FRMC、CNSE等業(yè)界/學(xué)界合作,建構規格明確的3D產(chǎn)業(yè)鏈生態(tài)。三星以率先導入同質(zhì)性3D IC堆疊的桌上型堆疊式Wide I/O DRAM晶片(10~150W, 64GB/s),與筆記型Wide I/O DRAM晶片(2~20W, 12.8GB/s)。高通(Qualcomm)、博通(BroadComm)等IC設計業(yè)者也已導入3D TSV技術(shù),來(lái)設計下一代更高密集度的IC。

日月光集團(ASE)指出,3D IC仍面臨到像設計復雜、EDA工具欠缺、異質(zhì)矽電路整合、系統的設計流程、TSV電氣特性、系統驗證、熱功率與靜電防護等挑戰。目前除了Si2、JEDEC、SEMI、Sematech、GSA等組織制定3D IC相關(guān)產(chǎn)業(yè)規范以外,ASE采用SEMI規范平臺的3DS-IC標準,并與Design House、Foundry積極合作,完成Die to Die、Die to SiP疊合互連規范,以及3D堆疊與計量與封裝信賴(lài)度確認,在Foundry、Memory house與封測廠(chǎng)之間,3D載板、夾具、握持程序,以及TSV晶圓、記憶體堆疊方式制定相關(guān)規范,參與既有業(yè)界解決方案如JEDEC JC-11 Wide I/O立體記憶晶片介面規范與3D QA與計量規范。

目前3D IC的整合應用,仍屬于相同制程、同質(zhì)性晶片(Homogenuous)整合,像是都是DRAM、NAND Flash裸晶,或多核心微處理器。IEK預期今年(2013)起采同質(zhì)堆疊的DRAM、NAND Flash等3D IC可望開(kāi)始進(jìn)入量產(chǎn)。至于要針對邏輯晶片(Logic)、記憶體晶片(DRAM)、射頻IC(RF)、功率放大器(PA)、光電轉換晶片等異質(zhì)性整合,則因為功耗、封裝材料系數等技術(shù)問(wèn)題的限制尚待克服,異質(zhì)性整合的3D IC是否能在2014年結束前導入量產(chǎn),仍有待觀(guān)察。
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