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3 月 1 日，imec 與Cadence 聯(lián)合宣布，得益于雙方的長(cháng)期深入合作，業(yè)界首款 3nm 測試芯片成功流片。該項目采用極紫外光刻（EUV）技術(shù)，193 浸沒(méi)式（193i）光刻技術(shù)設計規則，以及 Cadence Innovus 設計實(shí)現系統和 Genus 綜合解決方案，旨在實(shí)現更為先進(jìn)的 3nm 芯片設計。Imec 為測試芯片選擇了業(yè)界通用的 64-bit CPU，并采用定制 3nm 標準單元庫及 TRIM 金屬的流程，將繞線(xiàn)的中心間距縮短至 21nm。Cadence 與 imec 攜手助力 3nm 制程工藝流程的完整驗證，為新一代設計創(chuàng )新保駕護航。 Cadence Innovus 設計實(shí)現系統是大規模的并行物理實(shí)現系統，幫助工程師交付高質(zhì)量設計，在滿(mǎn)足功耗、性能和面積（PPA）目標的同時(shí)縮短產(chǎn)品上市時(shí)間。Cadence Genus 綜合解決方案是新一代高容量 RTL 綜合及物理綜合引擎，滿(mǎn)足最新 FinFET 工藝的節點(diǎn)需求，并將 RTL 設計效率提高達 10 倍。 項目期間，EUV 技術(shù)及 193i 光刻規則皆經(jīng)過(guò)測試，以滿(mǎn)足所需分辨率；并在兩種不同的圖案化假設下比較了 PPA 目標。 “隨著(zhù)芯片制程工藝深入到 3nm 節點(diǎn)，互連參數顯得愈加關(guān)鍵，“imec 半導體技術(shù)與系統事業(yè)部執行副總裁 An Steegan 表示�！蔽覀冊跍y試芯片上投入了大量精力，助力互連參數的可測量和優(yōu)化，以及 3nm 制程工藝的驗證。同時(shí)，Cadence 數字解決方案也讓 3nm 工藝的實(shí)現萬(wàn)事俱備。Cadence 完美集成的工作流讓該解決方案的采納更加簡(jiǎn)單，幫助我們的工程設計團隊在開(kāi)發(fā) 3nm 規則集的時(shí)候保持高效�！� “Imec 領(lǐng)先的基礎設施讓生產(chǎn)前創(chuàng )新領(lǐng)先于業(yè)界需求成為可能，是 EDA 行業(yè)的關(guān)鍵合作伙伴，“ Cadence 公司全球副總裁兼數字與簽核事業(yè)部總經(jīng)理Chin-chi Teng博士表示�！拔覀兣c imec 的合作在 2015 年成功流片業(yè)界首款 5nm 芯片的基礎上繼續深化，此次 3nm 測試芯片的成功流片標志著(zhù)全新的里程碑，繼續引領(lǐng)未來(lái)先進(jìn)節點(diǎn)移動(dòng)設計領(lǐng)域的變革�！� |
