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IBIS Modeling—Part 2: Why and How to Create Your Own IBIS Model 作者： ADI產(chǎn)品應用工程師 Rolynd Aquino，ADI系統應用工程師 Francis Ian Calubag， ADI產(chǎn)品應用工程師 Janchris Espinoza 摘要 本文提供有關(guān)在創(chuàng )建IBIS模型時(shí)如何使用LTspice®的說(shuō)明指南，涵蓋從IBIS預建模程序到IBIS模型驗證的整個(gè)過(guò)程。本文還詳細介紹如何在LTspice中為IBIS模型準確提取I-V、V-T、斜坡和C_comp數據。此外，還提供定性和定量FOM方法，用于驗證IBIS模型的性能。該應用案例展示了為假設的ADxxxx三態(tài)數字緩沖器開(kāi)發(fā)IBIS模型的過(guò)程，其中包含適合輸入和三態(tài)CMOS接口的可用IBIS模板，有助于即刻開(kāi)始創(chuàng )建您的IBIS模型。 簡(jiǎn)介 在構建任何系統時(shí)，仿真都發(fā)揮著(zhù)關(guān)鍵作用。它幫助設計人員預見(jiàn)問(wèn)題，進(jìn)而避免費時(shí)且成本高昂的修改。我們的目標始終是一次就成功！在仿真高速數字接口時(shí)，如果設計不當，簡(jiǎn)單的PCB走線(xiàn)可能會(huì )影響信號質(zhì)量。在信號完整性仿真中，IBIS（輸入/輸出緩沖器信息規范）模型用來(lái)表示器件的數字接口。 如IBIS系列文章的第1部分所述，IBIS是一個(gè)行為模型，通過(guò)以表格形式列出的電流與電壓(I-V)和電壓與時(shí)間(V-T)數據來(lái)描述器件的數字接口的電氣特征。IBIS模型應盡量準確，且不含任何解析錯誤，避免在之后使用時(shí)出現問(wèn)題。此外，對于具有數字接口的每個(gè)部件或器件，都應該提供可用的IBIS模型。這樣客戶(hù)需要時(shí)，可直接從制造商的網(wǎng)頁(yè)上下載。但是，事實(shí)并非總是如此。對于IBIS模型用戶(hù)，他們常遇到的一個(gè)問(wèn)題就是模型的可用性。當他們在設計中選用的部件沒(méi)有IBIS模型時(shí)，其產(chǎn)品開(kāi)發(fā)可能受阻。 IBIS模型最好是由其制造商提供；但是，用戶(hù)也可以創(chuàng )建IBIS模型。本文介紹如何使用LTspice，基于SPICE模型創(chuàng )建最基礎的IBIS模型。下文使用IBIS建模手冊（IBIS 4.0版）中的規格來(lái)介紹LTspice仿真設置。還要介紹如何使用定性和定量品質(zhì)因數來(lái)驗證IBIS模型。 何謂“最基本的”IBIS模型？ 為了幫助客戶(hù)使用LTspice創(chuàng )建基本的IBIS模型，需要先定義“基本”一詞�；镜腎BIS模型不僅取決于I/O模型關(guān)鍵字，還取決于需要建模的數字緩沖器的類(lèi)型。這意味著(zhù)需要重新審視IBIS的早期版本，以定義建立緩沖器模型需要滿(mǎn)足的最低要求，以及當時(shí)建模的數字接口的類(lèi)型。事實(shí)證明，單端CMOS緩沖器是可以使用IBIS建模的最簡(jiǎn)單的數字IO之一，本文將予以介紹。 
圖1.3態(tài)CMOS緩沖器的IBIS模型 表1.基于Model_type的IBIS模型組件匯總
圖1顯示3態(tài)CMOS緩沖器IBIS模型的結構。如第1部分所述，IBIS模型中的組件或關(guān)鍵字取決于模型類(lèi)型。表1匯總列出基本的IBIS模型的組件，具體由Model_type決定。 應用案例 在本文中，我們將使用一個(gè)假設的ADxxxx器件的LTspice模型來(lái)創(chuàng )建IBIS模型。它是一個(gè)帶有使能引腳的單輸入和單輸出數字緩沖器。因此，得到的IBIS模型將具有兩個(gè)輸入（DIN1和EN）、一個(gè)三態(tài)輸出(DOUT1)。 一般來(lái)說(shuō)，生成IBIS模型有五個(gè)基本步驟： u 建立預建模程序。 u 對從SPICE模型中提取的C_comp、V-I和V-T數據進(jìn)行LTspice仿真。 u 格式化IBIS文件。 u 使用IBIS解析器測試檢查文件。 u 比較IBIS模型與SPICE模型在相同加載條件下的仿真結果。 IBIS模型提供典型數據、最小數據和最大數據。它們通過(guò)工作電源電壓范圍、溫度和工藝來(lái)確定。為簡(jiǎn)潔起見(jiàn)，本文只討論典型條件。 Ibischk Golden Parser系列可用于檢查IBIS模型是否符合IBIS規范。ibischk可執行文件可從IBIS.ORG網(wǎng)頁(yè)免費獲取。本文使用集成ibischk的第三方IBIS模型編輯軟件。 預建模程序 在開(kāi)始仿真之前，用戶(hù)應該下載器件的數據手冊，并安裝SPICE模型和LTspice文件。通過(guò)確定部件具備的數字接口數量和類(lèi)型（例如，輸入、開(kāi)漏、三態(tài)等），對部件進(jìn)行初始評估。 根據器件數據手冊，確定工作電源電壓、工作溫度、集成電路(IC)封裝類(lèi)型、器件引腳排列、數字輸出時(shí)序規格的加載條件（RLoad和/或CLoad），以及數字輸入的低電平輸入電壓(VINL)和高電平輸入電壓(VINH)。ADxxx SPICE模型如圖1所示，其指標參數列在表2。 通過(guò)使用關(guān)鍵字，將有關(guān)器件數字接口的所有信息匯集到一個(gè)IBIS文件中。關(guān)鍵字是IBIS模型中用括號括起來(lái)的標識符，如第1部分所述。更多詳細信息請參閱此部分內容。
圖2.Adxxxx 3態(tài)數字緩沖器SPICE模型。 表2.ADxxxx數據手冊參數
與IC封裝模型相關(guān)的關(guān)鍵字是[Package]。它包含RLC（電阻-電感-電容）寄生參數，代表從芯片焊盤(pán)到IC焊盤(pán)/引腳的連接。此信息可從制造商處獲得。也可以查找另一個(gè)IBIS文件的[Package]數據，只要該器件采用的封裝與正在評估的器件完全相同，并且來(lái)自同一制造商。6引腳SOT-23封裝的器件封裝寄生參數如表3所示。 表3.6引腳SOT-23封裝寄生參數
器件引腳排列如表4所示。關(guān)鍵字[Pin]用于描述引腳及其對應的模型名稱(chēng)。[Pin]一般為3列格式。第一列是引腳編號，第二列是引腳描述，第三列是模型名稱(chēng)。有些封裝包含類(lèi)似的引腳（VCC、GND）。這些引腳可以按模型分組和描述。在這種情況下，由于SPICE模型沒(méi)有給出有關(guān)內部晶體管級原理圖的信息，因此最好為每個(gè)數字接口創(chuàng )建單獨的模型。在IBIS文件中，模型名稱(chēng)“Power”和“GND”用于命名電源和接地引腳。非數字接口和“請勿連接”引腳則描述為“NC”或無(wú)連接。請注意，模型名稱(chēng)是區分大小寫(xiě)的。由于在稍后的建模程序中還會(huì )用到，所以需給出具體的模型名稱(chēng)。 表4.ADxxxx引腳列表
表5.ADxxxx真值表
LTspice設置和仿真 一般來(lái)說(shuō)，IBIS模型通過(guò)前面提到的I-V（電流與電壓）和V-T（電壓與時(shí)間）數據描述數字緩沖器的行為。進(jìn)行IBIS建模時(shí)，每種類(lèi)型的數字接口都擁有一組自己的I-V和/或V-T數據，如表1所示。表6更加詳細地列出了這些數據集。注意查看每個(gè)數據集的注釋。那些標記為“推薦”的數據，表示這些數據缺失不會(huì )在ibischk解析器測試中導致誤差。但是，這些數據集對通道仿真有一定的作用。例如，鉗位數據有助于分析信號反射。 表6.輸入和3態(tài)接口的I-V和V-T數據集
[Power_Clamp]和[GND_Clamp]
圖3.[Power_Clamp]和[GND_Clamp]關(guān)鍵字結構的概念圖 [GND_Clamp]和[Power_Clamp]通過(guò)以表格形式列出的I-V數據顯示數字緩沖器的靜電放電(ESD)器件的行為。[Power_Clamp]表示以VDD為基準的ESD器件的整體行為，接地箝位表示以GND為基準的ESD器件的整體行為。 在LTspice中，I-V數據可以使用.DC SPICE命令/指令進(jìn)行測量。DOUT1的接地箝位用圖4所示設置進(jìn)行測量。在該設置中，使用適當的電源電壓將該器件配置為高阻態(tài)模式（請參見(jiàn)表5）。這可以確保將ESD器件與核心電路隔離。VSWEEP是以GND為基準的掃描電壓。使VSWEEP基準電壓接地，確保只顯示GND箝位ESD器件的特征。 根據IBIS規格，應掃描電壓軌以外（最好從-VDD到2 × VDD）的I-V數據，本例中是從–1.8 V到+3.6 V。通過(guò)直接執行此操作，掃描VDD以外的電壓將會(huì )開(kāi)啟電源箝位ESD器件。為了避免這種情況，首先在–1.8 V至+1.8 V范圍內掃描VSWEEP，并使用外推方法添加3.6 V數據點(diǎn)。此方法適用于所有I-V數據集。 另外，請注意所有I-V數據集最多只接受100個(gè)數據點(diǎn)。如果數據點(diǎn)超過(guò)這個(gè)數目，在ibischk解析器測試中會(huì )提示錯誤。設置.DC命令的增量，使得到的數據點(diǎn)數量小于或等于99。這是為了容納用于2 × VDD外推的一個(gè)額外數據點(diǎn)。 進(jìn)行直流掃描時(shí)，仿真中可能出現非常大的反向電流。要解決這個(gè)問(wèn)題，將起始掃描從近似二極管勢壘電位(-0.7 V)設置為VDD (+1.8 V)。然后將數據外推至符合–VDD至2 × VDD I-V數據。另一種方法是將一個(gè)小電阻Rser與VSWEEP串聯(lián)，以限制極端電流。
圖4.ADxxxx DOUT1接地箝位設置 單擊運行按鈕，LTspice開(kāi)始運行仿真。由于正在評估DOUT1，所以目標節點(diǎn)為Ix(U1  OUT1)。雖然從技術(shù)角度來(lái)看I(VSWEEP)也是正確的，但IBIS模型需要Ix(U1OUT1)上的電流極性。這是為了最大限度減少I(mǎi)(VSWEEP)數據的進(jìn)一步格式化，使其適合模型。結果應該如圖5所示。仿真完成后，先單擊結果窗口保存數據，然后單擊文件 -> 將數據導出為文本。導航至要保存的目錄，單擊受測節點(diǎn)，然后單擊OK（如圖6所示）。
圖5.接地箝位仿真結果
圖6.將仿真數據導出為文本 [Power_Clamp]數據提取與接地箝位設置類(lèi)似，因此掃描電壓VSWEEP以VDD為基準。設置和結果如圖7所示。
圖7.ADxxxx OUT1電源箝位設置和結果 [下拉]和[上拉]
圖8.I-V關(guān)鍵字結構的概念圖 圖8顯示了I-V關(guān)鍵字結構的概念圖。[下拉]和[上拉]表示緩沖器中上拉和下拉元素的行為。如果以圖表形式表示，它們看起來(lái)就像MOSFET的I-V特征曲線(xiàn)。在提取[下拉]和[上拉]數據時(shí)，了解如何通過(guò)器件的真值表操控從輸出引腳輸出的信號非常重要。提取[下拉]和[上拉]數據的設置與[GND_Clamp]和[Power_Clamp]類(lèi)似，即DOUT1引腳使能，且不處于高阻模式。 要提取[下拉]數據，DOUT1引腳應設置為邏輯0輸出或0 V。所以，必須設置適當的電源電壓，如圖9所示。對EN引腳施加1.8 V的等效邏輯高壓，以使能DOUT1引腳，對DIN1引腳施加邏輯0或0 V，將DOUT1引腳設置為邏輯0輸出�？梢酝ㄟ^(guò)真值表（表5）進(jìn)行確認。結果如圖10所示。
圖9.ADxxxx OUT1下拉設置
圖10.ADxxxx OUT1下拉圖 放大[下拉]數據，它類(lèi)似于MOSFET的I-V特征曲線(xiàn)，如圖11所示。
圖11.ADxxxx DOUT1下拉圖（縮放視圖） 在保存下拉數據時(shí)，請注意它構成了[GND_Clamp]和[下拉]的總電流。圖12可以更好地說(shuō)明這一點(diǎn)。要移除[GND_Clamp]組件，只需從[下拉]保存數據中逐點(diǎn)減去它。為了簡(jiǎn)化這一操作，[GND_Clamp]和[下拉]直流分析的電壓增量、開(kāi)始電壓和結束電壓必須相同。
圖12.來(lái)自下拉保存數據的實(shí)際電流 獲取上拉數據的設置如圖13所示。提供適當的電源電壓，以將DOUT1設置為邏輯1 (1.8 V)。這將確保上拉元件激活/開(kāi)啟。然后，VSWEEP也在–1.8 V至+1.8 V范圍內掃描，并且以VDD為基準。以這種方式連接VSWEEP，可以防止用戶(hù)格式化數據以符合IBIS規范。
圖13.ADxxxx DOUT1上拉設置和結果 與[下拉]一樣，保存的[上拉]數據是從[Power_ Clamp]和[上拉]總電流得出的結果。因此，用戶(hù)需要從保存的[上拉]數據中逐點(diǎn)減去數據，以去除[Power_Clamp]組件，如果它們的直流掃描參數相同，這很容易完成。提醒大家，對所有的I-V數據測量使用相同的直流掃描參數。
圖14.來(lái)自保存的[上拉]數據的實(shí)際電流 [C_comp] [C_comp]關(guān)鍵字代表緩沖器的電容，其最小、典型和最大拐角的值各不相同。它是晶體管和裸片的電容，與封裝電容不同�？梢圆捎脙煞N方式提取[C_comp]。當引腳由交流電壓供電時(shí)，可以使用方程1中的公式來(lái)得出近似值，也可以使用方程2中的公式進(jìn)行計算。
其中： u ImIac：被測電流的虛值 u F：交流電源的頻率 u VAC：交流電源的幅度 使用LTspice進(jìn)行C_Comp提取 如圖15所示，可以通過(guò)提供交流電壓和頻率掃描來(lái)提取緩沖器電容。由于提供的是交流電壓，所以要測量電流的實(shí)部和虛部部分。當用交流電壓供電時(shí)，必須反轉電流的極性，以測量緩沖器的輸入電流值。測量輸出緩沖器電容時(shí)，對于圖15所示的圖，唯一要做的更改就是必須將交流電源連接至輸出引腳。
圖15.ADxxxx C_comp提取設置 交流電壓的幅值可以是任意值，但通常設置為1 V。它將按照SPICE指令進(jìn)行頻率掃描。使用.AC命令繪制波形時(shí)，默認設置為以波特模式顯示，單位為dB。必須將其設置為笛卡爾模式才能查看電流值，這樣可以直接使用緩沖器電容公式進(jìn)行處理。要查看緩沖器電容波形，用戶(hù)必須先右鍵單擊波形窗口，然后單擊添加走線(xiàn)，再選擇被測量的引腳。波形圖窗口將顯示兩條線(xiàn)。 實(shí)線(xiàn)表示被測電流的實(shí)部，虛線(xiàn)表示被測電流的虛部。
圖16.向圖中添加走線(xiàn)對話(huà)框 若要將圖形設置從波特改為笛卡爾，右鍵單擊波形窗口左側的y軸，以打開(kāi)左縱軸—幅度對話(huà)框。然后將圖示方式從波特改為笛卡爾。
圖17.將圖設置從波特改成笛卡爾 用于C_Comp設置的LTspice指令 LTspice指令用于設置電路的工作模式、測量變量和過(guò)程參數，以計算C_comp。以下是用來(lái)測量緩沖器的C_comp值的LTspice指令： u AC Lin 10 1k 10k：將電路的工作模式設置為從1 kHz至10 kHz的交流線(xiàn)性頻率掃描。 u .Options meascplxfmt：將.meas命令的默認結果更改為波特、奈奎斯特或笛卡爾模式。 u .Options measdgt：設置.meas語(yǔ)句的有效數字位數。 u .meas語(yǔ)句：這些指令用來(lái)找出電路中某些參數的值。 這些SPICE指令可以根據用戶(hù)想要顯示的參數進(jìn)行修改。有關(guān)在LTspice中可使用的指令的詳細說(shuō)明，請參閱LTspice Help。測量語(yǔ)句的結果可以在工具 > SPICE錯誤日志中查看。
圖18.SPICE錯誤日志中的測量語(yǔ)句結果。 SPICE錯誤日志中顯示的結果將采用笛卡爾形式。X坐標為電流和緩沖電容的實(shí)部，Y坐標為電流和緩沖器電容的虛部。如上所述，在測量緩沖器電容時(shí)，電流的虛部是緩沖器電容所需的部分，所以C_comp的實(shí)際值就是圖18中突出顯示的值。 [上升波形]和[下降波形] 什么是上升和下降波形？ [上升波形]和[下降波形]關(guān)鍵詞模擬輸出緩沖器的切換行為。對于輸出模型，建議包含四個(gè)V-T數據集：上升和下降波形，以地為基準加載；上升和下降波形，以VDD為基準加載。 提取上升和下降V-T數據 要在LTspice中提取OUT1的上升或下降波形，以分段線(xiàn)性(PWL)信號或將脈沖電壓電源的形式向輸入引腳發(fā)送上升沿或下降沿輸入激勵。仿真中使用的輸入刺激的轉換必須要快，以便為模型提取出最快的輸出轉換。在測量輸出引腳的電壓時(shí)，將使用.TRAN命令對原理圖進(jìn)行瞬態(tài)分析。將一個(gè)50 Ω電阻用作負載，用于提取3態(tài)輸出緩沖器的4個(gè)V-T波形的數據，但它可能會(huì )因緩沖器設計和驅動(dòng)能力有所不同，以進(jìn)行輸出轉換。50 Ω為V-T數據提取的默認加載值，因為它是PCB走線(xiàn)電阻的典型值。將50 Ω負載連接到緩沖器相對地（加載至接地）或VDD（加載至VDD）的輸出引腳。
圖19.使用脈沖電壓電源的采樣上升沿輸入刺激 通過(guò)以地為基準50 Ω負載獲取下降波形 為了產(chǎn)生一個(gè)以地為基準的下降輸出波形，需要一個(gè)下降沿輸入，并且50 Ω負載需要以GND為基準，如圖20所示。得到的V-T波形如圖21所示，其中輸出穩定在16 ns到20 ns左右。需要注意的是，瞬態(tài)分析時(shí)間應足以捕捉下降波形（在穩定時(shí)）。
圖20.通過(guò)以地為基準的50 Ω負載獲取下降波形的ADxxxx設置
圖21.通過(guò)以地為基準的50 Ω負載獲取下降波形的ADxxxx結果 通過(guò)以VDD為基準50 Ω負載獲取下降波形 圖22顯示通過(guò)以VDD為基準50 Ω負載獲取下降波形的設置和結果。如圖所示，要完全捕獲輸出的下降躍遷，需要50 ns瞬態(tài)時(shí)間。
圖22.采用以VDD為基準50 Ω負載的ADxxxx設置和DOUT1下降波形圖 通過(guò)以地為基準50 Ω負載獲取上升波形 對于上升波形，采用PWL信號形式的上升沿輸入刺激。圖23中的設置顯示，負載電阻連接至相對于地的輸出引腳，這將產(chǎn)生上升負載對地的V-T數據。
圖23.采用以地為基準50 Ω負載的ADxxxx設置和DOUT1上升波形圖 負載連接至VDD時(shí)的上升波形 使用相同的上升沿輸入刺激，但50 Ω需要以VDD為基準。 檢查V-T數據正確性的一種方法是查看邏輯低電壓和邏輯高電壓。在VDD為基準波形應具有相同的邏輯低電壓和邏輯高電壓電平，并且邏輯高電壓應與VDD相同。另一方面，以GND為基準波形也應具有相同的邏輯低電壓和邏輯高電壓，并且邏輯低電壓電平應為約0 V。
圖24.采用以VDD為基準50 Ω負載的ADxxxx設置和DOUT1上升波形圖 導出波形 然后，必須執行以下步驟，以保存從四個(gè)設置中提取的V-T波形： u 右鍵單擊圖。 u 將鼠標懸停在文件上，然后單擊將數據導出為文本。
圖25.將LTspice圖保存為文本文件 u 選擇要導出的波形和導出波形的目錄。 u VX和VY：表示上升/下降轉換沿的20%和80%點(diǎn)位置的電壓。 u dV和dT：這些是IBIS模型的[斜坡]關(guān)鍵字的計算值。 u
圖26.選擇走線(xiàn)，設置保存目錄 使用LTspice提取斜坡數據 [斜坡]關(guān)鍵字是斜坡率(dV/dt)，表示在上升或下降轉換沿的20%到80%位置捕捉的上升和下降VT數據。此方法可以在LTspice上實(shí)現，因為它能夠使用.MEAS和.PARAM指令計算這些參數�？梢酝ㄟ^(guò)在VT波形設置上添加SPICE指令來(lái)完成斜坡提取過(guò)程。這意味著(zhù)斜坡和VT波形可以同時(shí)提取。
圖27.ADxxxx VT設置，以及用于提取上升波形的斜坡的附加指令 圖27顯示上升波形斜坡計算的設置。為了計算下降波形的斜坡，應該互換VLO和VHI的時(shí)間值，因為下降斜坡的輸出波形從緩沖器的邏輯高電平開(kāi)始，并轉變?yōu)檫壿嫷碗娖健?br /> 用于斜坡提取的LTspice指令 用于斜坡提取的SPICE指令如下：.TRAN，這是用于VT上升/下降波形的SPICE指令；.OPTIONS，用于將SPICE錯誤日志上顯示的輸出設置為笛卡爾模式，并將其限制為所需的有效位數；.MEAS，用于斜坡的實(shí)際計算。 u VLO：表示邏輯低電壓。 u VHI：表示邏輯高電壓。 u Diff：表示轉換的20%點(diǎn)位置的電壓，該電壓將分別與VLO和VHI參數相加和相減，以得到轉換的20%和80%點(diǎn)位置。
圖28.上升斜坡波形描述
圖29.SPICE錯誤日志，用于計算斜坡率 構建IBIS模型 所有提取的I-V和V-T數據都將編譯到BIS模型(.ibs)文件中。以下是IBIS文件的實(shí)際模板，用戶(hù)可以在構建IBIS模型時(shí)用作參考。 .ibs文件以[IBIS Ver]關(guān)鍵字開(kāi)頭，后接文件名和修訂號。IBIS版本3.2將在[IBIS Ver]關(guān)鍵字中使用，因為它是構建3態(tài)輸出緩沖器所需的最低版本。.ibs文件的文件名應和[文件名稱(chēng)]關(guān)鍵字中的文件名相同；否則，解析器會(huì )將其檢測為錯誤。此外，文件名不得包含任何大寫(xiě)字母，因為解析器只允許文件名使用小寫(xiě)字母。有關(guān)其他重要的關(guān)鍵字，將在后面章節中討論。
.ibs文件的下一部分包括[組件]、[制造商]、[封裝]和[引腳]關(guān)鍵字。ADxxxx有兩個(gè)輸入緩沖器（DIN1和EN）和一個(gè)輸出緩沖器(DOUT1)，因此它的IBIS模型總共有三個(gè)緩沖器模型。[封裝]關(guān)鍵字通過(guò)RLC封裝寄生值作為器件的封裝模型。所有器件緩沖器的模型名稱(chēng)在[引腳]關(guān)鍵字下定義，這與在[模型]關(guān)鍵字下定義命名變量類(lèi)似。
在.ibs文件的下一部分，使用測量得出的I-V和V-T數據構建器件的數字緩沖器的模型。緩沖器模型的內容因Model_type變量中指定的緩沖區類(lèi)型而異。由于模型cmos_di1是一個(gè)輸入緩沖器，它的緩沖器模型只包含C_comp、[Power_Clamp]和[GND_Clamp]數據。輸入緩沖器模型還包括VINH和VINL值，這兩個(gè)值都可以在器件的數據手冊中找到。由于DIN1和EN都是輸入緩沖器，所以它們的緩沖器模型具有相同的結構。
另一方面，3態(tài)緩沖器模型包含一些與輸入緩沖器模型類(lèi)似的關(guān)鍵字，但包含額外的I-V和V-T數據。cmos_out1的緩沖器模型包括一個(gè)額外的子參數Cref，它代表輸出電容負載，還包括Vmeas，它代表基準電壓電平。通常情況下，使用的Vmeas是VDD值的一半。
除了C_comp、[Power_Clamp]和[GND_Clamp]，3態(tài)緩沖器還包含額外的I-V數據：[上拉]和[下拉]。
最后，所有IBIS模型都應該用[結尾]關(guān)鍵字作為結尾。 IBIS模型驗證 正如本系列文章的第1部分所述，IBIS模型驗證由解析器測試和相關(guān)過(guò)程組成。這些是確保IBIS文件符合IBIS規范的必要步驟，并且模型的執行盡可能接近參考SPICE模型。 解析器測試 對于上一節中創(chuàng )建的IBIS文件，首先應進(jìn)行解析器測試，然后再繼續執行相關(guān)過(guò)程。ibischk是用于檢查IBIS文件的Golden Parser。它用于檢查IBIS文件是否符合IBIS協(xié)會(huì )設置的規范。有關(guān)更多信息，請訪(fǎng)問(wèn)ibis.org。在撰寫(xiě)本文時(shí)，使用的最新解析器是ibischk版本7。 在執行解析器測試時(shí)，最好使用集成了ibischk的IBIS模型編輯軟件，例如Cadence Model Integrity和Hyperlynx Visual IBIS Editor。這些工具有助于簡(jiǎn)化語(yǔ)法檢查。但是，如果用戶(hù)沒(méi)有這些工具，可以訪(fǎng)問(wèn)ibis.org免費下載可執行代碼。它是在各種操作系統上編譯的，所以用戶(hù)不必擔心應使用哪種操作系統。 相關(guān)程序 在這個(gè)驗證階段，需要檢查IBIS模型的性能是否與參考模型（在本例中為SPICE模型）相同。表7顯示不同的IBIS質(zhì)量級別（從0級到3級）。它描述了經(jīng)受不同程度測試后，IBIS模型的精確程度。在本例中，由于參考模型是ADxxxx SPICE模型，所以生成的IBIS模型的質(zhì)量等級為2a。這意味著(zhù)它通過(guò)了解析器測試，具有數據手冊中所描述的一組正確完整的參數，并通過(guò)了相關(guān)程序。 表7.IBIS質(zhì)量等級
要將IBIS模型與參考SPICE模型關(guān)聯(lián)起來(lái)，可以按照一些常規步驟執行操作。圖30中的流程圖總結了這些步驟。
圖30.IBIS與SPICE模型的關(guān)聯(lián)流程圖 設置品質(zhì)因數 關(guān)聯(lián)的基礎是在相同的加載條件和輸入刺激下，IBIS模型的行為應該與SPICE模型數字接口相同。這意味著(zhù)從理論上，它們的輸出應該重疊在一起。一般來(lái)說(shuō)，有兩種方法可以描述IBIS模型的輸出與SPICE參考模型的接近程度：定性方法和定量方法。用戶(hù)可以使用這兩種方法來(lái)確定IBIS模型與SPICE模型之間的關(guān)系。 定性FOM測試需要依靠用戶(hù)的觀(guān)察能力。它要求對兩個(gè)輸出進(jìn)行目視檢查，以確定是否通過(guò)相關(guān)性檢查。這可以通過(guò)疊加IBIS和SPICE的輸出結果來(lái)實(shí)現，并使用工程判斷來(lái)確定圖形是否相關(guān)。在進(jìn)行定量FOM測試之前，這可以作為相關(guān)性初步檢查。當接口以相對較低的頻率或比特率運行時(shí)，此測試就已足夠。 IBIS IO緩沖器精度手冊中提出了另一種定性FOM測試，即曲線(xiàn)包絡(luò )度。它使用過(guò)程電壓溫度極值定義的最小和最大曲線(xiàn)。最小和最大曲線(xiàn)作為相關(guān)性的邊界。要通過(guò)測試，IBIS結果中的所有點(diǎn)都應該在最小和最大曲線(xiàn)之內。這種方法在本文中不適用，因為它僅適用于典型條件。 定量FOM測試使用數學(xué)運算來(lái)衡量IBIS與SPICE之間的相關(guān)性。在IBIS IO緩沖器精度手冊中也提出了曲線(xiàn)包絡(luò )度，它使用IBIS和SPICE輸出的數據點(diǎn)。它計算IBIS和參考數據點(diǎn)之間x軸或y軸差值的絕對值除以軸上使用的總范圍和點(diǎn)數的乘積的總和。具體如公式3所示，此方法適合作為檢測本文所示的應用案例的關(guān)聯(lián)方法。但是，還需要考慮其他因素。方程3中給出的FOM要求將IBIS和SPICE的結果映射到一個(gè)通用的x-y網(wǎng)格上，這將用到數值算法和插值方法。如果用戶(hù)想要執行快速定量FOM測試，本文提出了另一種方法，即使用曲線(xiàn)和x軸所限定的面積的曲線(xiàn)面積度量。
曲線(xiàn)面積度量以SPICE結果為參考，比較IBIS曲線(xiàn)下的計算面積。具體如公式4所示。但是，在進(jìn)行曲線(xiàn)面積度量測試之前，所創(chuàng )建的模型必須通過(guò)定性測試。這確保了IBIS和SPICE曲線(xiàn)是同步的，并且相互疊加。在獲取曲線(xiàn)下的面積時(shí)，因為對IBIS和SPICE結果使用了相同的方法，所以用戶(hù)可以使用數值方法，例如梯形規則或中點(diǎn)規則。在使用這種方法時(shí)，建議使用盡可能多的點(diǎn)，以更接近該面積。
驗證ADxxxx IBIS模型 IBIS模型驗證的第一步是解析器測試。圖31顯示adxxxx.ibs IBIS模型文件的解析器測試結果，該文件是使用HyperLynx Visual IBIS Editor編寫(xiě)的。用戶(hù)執行解析器測試時(shí)，目標是不會(huì )出現任何錯誤。如果出現任何錯誤或警告提示，模型構建人員需要加以解決。這樣可以保證IBIS模型在仿真工具之間的兼容性。
圖31.ADxxxx 解析器測試結果 下一步是設置FOM參數。本文僅使用定性FOM和曲線(xiàn)面積度量作為衡量相關(guān)性的方法。該測試可能會(huì )使用IBIS和SPICE在相同負載條件和輸入刺激下的瞬態(tài)響應曲線(xiàn)。曲線(xiàn)面積度量FOM≥95%才能通過(guò)相關(guān)性測試。DOUT1、DIN1和EN的相關(guān)性如下所示。 DOUT1 圖32顯示了LTspice上用于檢測DOUT1相關(guān)性的SPICE測試臺。在原理圖上提供適當的電壓電源以使能驅動(dòng)器，并且為DIN1引腳提供脈沖信號源來(lái)驅動(dòng)DOUT1。要在LTspice中完成DOUT1驅動(dòng)器模型，還需要使用額外的組件。C_comp代表芯片電容。將C_comp和C_load添加到LTspice模型后，繼續加入RLC封裝寄生（R_pkg、L_pkg、C_pkg）和C_load。
圖32.LTspice DOUT1相關(guān)性測試臺 DOUT1 IBIS模型相關(guān)性測試臺建立在Keysight先進(jìn)設計系統(ADS)上，如圖33所示。與LTspice測試臺一樣，使用相同的輸入激勵、C_load、電壓電源和瞬態(tài)分析。但是，未在原理圖中顯示C_comp和RLC封裝寄生，因為它們已經(jīng)包含在3態(tài)IBIS模塊中。
圖33.ADS OUT1相關(guān)性測試臺 瞬態(tài)響應曲線(xiàn)根據C_load測量得出。我們比較LTspice和ADS結果，并將它們疊加在一起實(shí)施定性FOM分析。如圖34所示，LTspice和ADS DOUT1的響應非常相似�？梢允褂们�(xiàn)和度量來(lái)量化它們之間的差異。計算1 μs瞬態(tài)時(shí)間內曲線(xiàn)下的面積。計算得出的曲線(xiàn)面積度量為99.79%，滿(mǎn)足設置的≥95%的通過(guò)測試條件。所以，DOUT1 IBIS模型與SPICE模型相關(guān)。
圖34.LTspice與IBIS模型OUT1響應 DIN1和EN 在驗證輸入端口時(shí)，通過(guò)定性FOM和曲線(xiàn)面積度量來(lái)關(guān)聯(lián)LTspice和ADS的瞬態(tài)響應曲線(xiàn)。LTspice中的測試臺如圖35所示。這適用于DIN1和EN引腳。與DOUT1一樣，將提取的C_comp置于DIN1端口位置，后接RLC封裝寄生效應。然后，連接50 Ω R_series電阻，該電阻后接輸入刺激脈沖電壓電源。測量響應的探頭點(diǎn)在DIN1_probe位置。
圖35.LTspice DI1相關(guān)性測試臺 用于驗證輸入端口的Keysight ADS測試臺如圖36所示。同樣，在輸入端口前放置一個(gè)R_series 50 Ω電阻，并使用相同的輸入脈沖刺激。此處未顯示C_comp和RLC寄生效應，因為它們已經(jīng)包含在IBIS模塊中。用于測量瞬態(tài)響應的探頭位于DI1_probe位置。
圖36.ADS DI1相關(guān)性測試臺 將LTspice和ADS的瞬態(tài)響應曲線(xiàn)疊加在一起進(jìn)行FOM定性測試。如圖37所示，曲線(xiàn)是相同的，LTspice曲線(xiàn)完全與ADS曲線(xiàn)重疊。計算得出的DI1的曲線(xiàn)面積度量為100%，滿(mǎn)足所設置的≥95%的通過(guò)測試條件。EN引腳相關(guān)性結果也給出了相同的圖形和曲線(xiàn)面積度量。
圖37.LTspice與IBIS模型的DI1響應 總結 本文介紹如何使用LTspice來(lái)提取數據和構建IBIS模型。還提出通過(guò)定性FOM和曲線(xiàn)面積度量的定量FOM將IBIS模型與參考SPICE模型關(guān)聯(lián)起來(lái)的方法。這樣就可以讓用戶(hù)確信IBIS模型的行為與SPICE模型類(lèi)似。盡管還有本文未介紹其他類(lèi)型的數字IO，但提取C_comp、I-V數據和V-T數據的程序可以作為創(chuàng )建其他類(lèi)型IO模型的基礎。 您可以免費下載和安裝LTspice，并開(kāi)始創(chuàng )建自己的IBIS模型。 參考資料 Casamayor, Mercedes.“AN-715應用筆記：走近IBIS模型：什么是IBIS模型？它們是如何生成的？”ADI公司，2004年。 IBIS。I/O緩沖器精度手冊。IBIS開(kāi)放論壇，2000年4月。 Roy Leventhal和Lynne Green。半導體建模：用于信號、功率和電磁完整性仿真。Springer，2006年。 Michael Mirmak、John Angulo、Ian Dodd、Lynne Green、Syed Huq、Arpad Muranyi、Bob Ross。IBIS建模手冊（IBIS 4.0版）。IBIS開(kāi)放論壇，2005年9月。 作者簡(jiǎn)介 Rolynd Troy Aquino是ADI公司新技術(shù)集成團隊的產(chǎn)品應用工程師。主要負責對ADI產(chǎn)品進(jìn)行IBIS、IBIS-AMI和LTspice建模和仿真。他于2014年成為ADI的實(shí)習生，并于2016年正式加入ADI。他于2015年畢業(yè)于瑪布亞大學(xué)（馬尼拉），獲電子工程學(xué)士學(xué)位。聯(lián)系方式：rolynd.aquino@analog.com。 Francis Ian Calubag是ADI公司的系統應用工程師。他于2019年進(jìn)入ADI公司的系統應用團隊實(shí)習，并于2020年正式加入ADI的新技術(shù)集成團隊。主要負責對ADI產(chǎn)品進(jìn)行IBIS和LTspice建模和仿真。他于2020年畢業(yè)于菲律賓萊西姆大學(xué)（甲米地），獲電子工程學(xué)士學(xué)位。聯(lián)系方式：francisIan.calubag@analog.com。 Janchris Espinoza是ADI公司新技術(shù)集成團隊的產(chǎn)品應用工程師。主要負責對ADI產(chǎn)品進(jìn)行IBIS建模和仿真。他于2019年在A(yíng)DI的Analog Garage團隊實(shí)習，并于2020年9月正式加入ADI。他于2020年2月畢業(yè)于德拉薩大學(xué)，獲電子工程學(xué)士學(xué)位。聯(lián)系方式：janchris.espinoza@analog.com。 | |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
