AMD雙DIE封裝12核處理器架構圖公布

發(fā)布時(shí)間:2009-8-28 09:39    發(fā)布者:老郭
關(guān)鍵詞: AMD , DIE , 處理器 , 封裝 , 架構
斯坦福大學(xué)舉辦的年度處理器會(huì )議Hot Chip 21正在進(jìn)行之中,AMD、Intel、IBM、Sun四大巨頭全部到場(chǎng),分別準備了12核心Opteron、八核心Nehalem-EX(Xeon 7500)、Power 7和代號Rainbow Falls的第三代Sparc Niagara。之前已經(jīng)預告了IBM Power 7,這里再首先初步看一下AMD的首款12核心處理器,其他更多資料稍后。

AMD的這顆處理器代號為“馬尼庫爾”(Magny-Cours),由兩顆六核心伊斯坦布爾封裝在一起而成,和Intel慣常采用的多核心設計方式如出一轍,都是多芯片模塊(MCM)。

隨著(zhù)處理器核心數的增多,原生設計的難度急劇增大,所以AMD今后也會(huì )改變思路,通過(guò)多DIE封裝的形式向更多核心過(guò)渡。AMD資深技術(shù)骨干Pat Conway表示:“基本上我們參考了(Intel的)教科書(shū),但做法不同!

在馬尼庫爾的每一個(gè)DIE中,都有六個(gè)處理器核心和各自相應的512KB二級緩存,彼此之間通過(guò)系統請求界面(SRI)進(jìn)行通信,同時(shí)共享6MB三級緩存,再通過(guò)切換控制器(XBAR)連接雙通道DDR3內存控制器和四條HT 3.0總線(xiàn)。這樣一來(lái),雙路系統中的數據只需一次傳輸即可達到任何一顆核心,四路系統中則需要兩次。

相比之下,Intel之前的雙DIE封裝多核心處理器都要集體通過(guò)前端總線(xiàn)(FSB)去連接北橋芯片里的內存控制器,而集成了內存控制器的Nehalem架構現在還都是原生多核心。



AMD也同時(shí)改變了內存協(xié)議,不再向所有核心廣播緩存一致性檢查,而是從三級緩存里單獨分出1MB的空間來(lái)保存一個(gè)表格,跟蹤所有緩存數據,能將服務(wù)器的內存延遲從120納秒降低到50納秒,大大提高性能。這其實(shí)也就是之前在介紹六核心伊斯坦布爾時(shí)屢屢提到的探測過(guò)濾器技術(shù)“HT Assist”,它將在A(yíng)MD未來(lái)所有的服務(wù)器處理器中使用,可通過(guò)BIOS開(kāi)啟或關(guān)閉。

Pat Conway指出:“三級緩存從6MB減少到5MB的負面影響很小,而從系統層面上看能夠降低內存延遲、提高系統帶寬,顯然是非常明智之舉!

他還確認馬尼庫爾將在2010年第一季度如期發(fā)布,命名為新的Opteron 6000系列,接口也會(huì )換成1974個(gè)針腳的Socket G34,頻率上據AMD透露會(huì )比六核心伊斯坦布爾低25%左右,因為要在核心數量翻番的情況下保證功耗水平。

在服務(wù)器領(lǐng)域,AMD的下一次重拳出擊將是業(yè)界期待已久的“推土機”(Bulldozer)架構。新架構的具體資料基本沒(méi)有,但也會(huì )采用馬尼庫爾似的MCM設計方式,并會(huì )改變AMD長(cháng)期以來(lái)的單線(xiàn)程屬性,用Pat Conway的話(huà)說(shuō)就是帶來(lái)一種“不同于超線(xiàn)程(Intel HT)的新風(fēng)格”,因為后者只是單核心雙線(xiàn)程——難道AMD要單核心多線(xiàn)程?

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